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J-GLOBAL ID：200903031801508462

遅延最適化方法

Inventor： 中村 敦資
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 井出 直孝
Gazette classification：公開公報
Application number (International application number)：1995159465
Publication number (International publication number)：1997008143
Application date： Jun. 26, 1995
Publication date： Jan. 10, 1997
Summary：

【要約】【目的】 最大遅延時間に影響を与えることのない遅延最適化方法を実現する。【構成】 最小制約遅延に違反している信号経路にレベルラッチを挿入することによりみかけ上の遅延を与える。【効果】 計算処理時間を短縮することができる。順序同期回路の面積増加を低減させることができる。

Claim (excerpt)：

順序同期回路内のあらかじめ定められた最小遅延制約に違反して遅延時間が不足する信号経路に対して最小遅延を補償するように遅延時間を付加する遅延最適化方法において、前記最小遅延制約に違反した信号経路にレベルラッチを挿入するステップを備え、この挿入するステップは、前記順序同期回路に含まれる出力端毎に最小遅延制約に違反した信号経路の重複度を計算するステップと、この重複度が大きい信号経路から順に前記順序同期回路のLSIレイアウトパターン面積が最小となるように前記レベルラッチを挿入するステップとを備えたことを特徴とする遅延最適化方法。

IPC (4)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/0175

FI (3)：

H01L 21/82 C ,  H01L 27/04 A ,  H03K 19/00 101 N