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J-GLOBAL ID：200903031820094350

半導体装置の製造方法

Inventor： 朝倉 久雄 ,  只木 ▲芳▼▲隆▼ ,  関口 敏宏 ,  永井 亮 ,  宮本 正文 ,  中村 正行
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1998248976
Publication number (International publication number)：2000077536
Application date： Sep. 03, 1998
Publication date： Mar. 14, 2000
Summary：

【要約】【課題】 フォトマスクの枚数およびフォトレジストパターンの形成・除去工程数を増やすことなく、相対的に薄いゲート絶縁膜を持つpチャネル型の電界効果トランジスタおよびnチャネル型の電界効果トランジスタのしきい値電圧を調整する。【解決手段】 相対的に薄いゲート絶縁膜の形成領域におけるゲート絶縁膜7aをエッチング除去するためのマスクであるフォトレジスト膜3eを用いて、そこから露出する半導体基板1に相対的に薄いゲート絶縁膜を持つnチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタのしきい値電圧調整用の不純物を一括して導入する。

Claim (excerpt)：

半導体基板上に相対的に厚いゲート絶縁膜と相対的に薄いゲート絶縁膜とを設けている半導体装置の製造方法であって、(a)前記半導体基板上において前記相対的に厚いゲート絶縁膜および相対的に薄いゲート絶縁膜の形成領域に第1の絶縁膜を形成する工程と、(b)前記(a)工程後、前記相対的に薄いゲート絶縁膜が形成される領域が露出され、かつ、それ以外の領域が被覆されるマスクを前記第1の絶縁膜上に形成する工程と、(c)前記マスクから露出される領域に、前記相対的に薄いゲート絶縁膜を持つnチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタのしきい値電圧調整用の不純物を一括して導入する工程と、(d)前記(c)工程後、前記マスクをエッチングマスクとして、そこから露出する前記第1の絶縁膜をエッチング除去する工程と、(e)前記(d)工程後、前記半導体基板上に相対的に厚いゲート絶縁膜および相対的に薄いゲート絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 27/108 ,  H01L 21/8242

FI (3)：

H01L 27/08 102 C ,  H01L 27/10 621 C ,  H01L 27/10 681 F

F-Term (40)：

5F048AA07 ,  5F048AA09 ,  5F048AB01 ,  5F048AB03 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB06 ,  5F048BB08 ,  5F048BB09 ,  5F048BB16 ,  5F048BC05 ,  5F048BC06 ,  5F048BD04 ,  5F048BD05 ,  5F048BE03 ,  5F048BE10 ,  5F048BF03 ,  5F048BF06 ,  5F048BG12 ,  5F048DA27 ,  5F083AD10 ,  5F083AD31 ,  5F083AD60 ,  5F083FR02 ,  5F083GA28 ,  5F083JA04 ,  5F083JA06 ,  5F083JA17 ,  5F083JA32 ,  5F083KA01 ,  5F083KA05 ,  5F083MA06 ,  5F083MA18 ,  5F083NA02 ,  5F083PR03 ,  5F083PR21 ,  5F083PR43 ,  5F083PR46 ,  5F083ZA13