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J-GLOBAL ID：200903031845437082

半導体装置の製造方法

Inventor： 黄 俐昭 ,  小椋 厚志
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 畑 泰之
Gazette classification：公開公報
Application number (International application number)：1998237833
Publication number (International publication number)：2000068517
Application date： Aug. 24, 1998
Publication date： Mar. 03, 2000
Summary：

【要約】【課題】二つのゲートの位置を厳密に一致させることを可能にしたダブルゲート型SOI-MOSFETに好適な半導体装置の製造を提供する。【解決手段】単結晶基板1上に導電体3、絶縁体4、導電体5を順次積層し、この積層構造をパターニングしたのち、厚い絶縁体9で覆い、前記積層構造に接して、単結晶基板に達する開口部11、13を設け、積層構造中の絶縁体4を除去することにより空隙を形成し、単結晶基板に達する開口部11から空隙21を通して単結晶半導体をエピタキシャル成長15させ、これをチャネル形成領域17とし、積層構造中の導電体3、5をゲート電極とする。

Claim (excerpt)：

半導体基板上に少なくともスペーサを含む構造体とこの構造体を上下から挟んで向かい合う二つの導電体を形成し、前記スペーサを除去することにより前記二つの導電体の間に空隙を設け、この空隙に前記半導体基板をシードとして単結晶半導体をエピタキシャル成長させることを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 29/786 ,  H01L 21/336

FI (4)：

H01L 29/78 618 A ,  H01L 29/78 616 L ,  H01L 29/78 617 J ,  H01L 29/78 618 C