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J-GLOBAL ID：200903031852916115

薄膜トランジスタマトリクスおよびその製造方法

Inventor： 尾崎 喜義
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1993015019
Publication number (International publication number)：1994230420
Application date： Feb. 02, 1993
Publication date： Aug. 19, 1994
Summary：

【要約】【目的】 薄膜トランジスタ(TFT) マトリクスに関し,画素の番地(アドレス)表示を透過率を低下させないで各画素ごとに設けられるようにし,欠陥等の特定画素の指定を可能にすることを目的とする。【構成】 蓄積容量上,あるいはゲートバスライン上,あるいはゲートバスライン上等の表示部の遮光膜上に画素座標のアドレス表示パターンが設けられているように構成する。

Claim (excerpt)：

ゲートバスライン(41)とドレインバスライン(42)とが絶縁膜を介してマトリクス状に配置され, 両方のバスラインの交差部に薄膜トランジスタ(43)が配置され, 該薄膜トランジスタは透明絶縁性の基板(1) 上にゲート電極(2) , 蓄積容量下部電極(3), ゲート絶縁膜となる第1層目絶縁膜(4), 動作半導体層(5) がこの順に積層され,該動作半導体層上にチャネル保護膜(6) を介してソース電極(8S)とドレイン電極(8D)が配置され,且つ該蓄積容量下部電極上に誘電体膜となる該第1層目絶縁膜を介して蓄積容量上部電極(8C)が形成され,その上に被着された第2層目絶縁膜に該蓄積容量上部電極および該ソース電極に接続するコンタクトホールが設けられ,該コンタクトホールを含んで画素電極が形成され,該ドレイン電極は該ドレインバスラインに,該ゲート電極は該ゲートバスラインに接続される薄膜トランジスタマトリクスであって,表示部の遮光膜上に画素座標のアドレス表示パターンが設けられていることを特徴とする薄膜トランジスタマトリクス。

IPC (2)：

G02F 1/136 500 ,  H01L 29/784