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J-GLOBAL ID：200903031887875543
基準電位発生回路とそれを用いた半導体集積回路
Inventor：
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Applicant, Patent owner：
Agent (1)：
前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993118221
Publication number (International publication number)：1994076571
Application date： May. 20, 1993
Publication date： Mar. 18, 1994
Summary：
【要約】【目的】 温度変化に起因したMOSFETのスレッシュホールド電圧の変動を補償することにより基準電位発生回路の出力電位変動を抑制する。【構成】 正の電源線1(外部電源電圧レベルVCC)と出力ノード2との間に抵抗素子4を挿入する。出力電位を帰還するように、ゲートが出力ノード2に接続されかつソースが接地線3(接地電位VSS)に接続されたN型MOSFET5を設ける。また、MOSダイオードを構成するように互いに直列接続された他の3つのN型MOSFET6,7,8を、帰還用のN型MOSFET5のドレインと出力ノード2との間に挿入する。接地線3は、出力ノード2の電位に対する基準電位線である。
Claim (excerpt)：
互いの間に直流電圧が印加される第1及び第2の電圧供給線のうちの基準電位線としての第1の電圧供給線と出力ノードとの間に一定の電位差を発生させることにより前記出力ノードに一定の電位を発生させるための基準電位発生回路であって、前記第2の電圧供給線と前記出力ノードとの間に挿入された抵抗手段と、ゲートが前記出力ノードに接続されかつソースが前記第1の電圧供給線に接続されたMOSトランジスタを有する帰還手段と、互いに直列接続されかつ前記帰還手段のMOSトランジスタのドレインと前記出力ノードとの間に挿入された他の複数のMOSトランジスタで構成されたダイオード手段とを備えたことを特徴とする基準電位発生回路。
IPC (5)：
G11C 11/407
, G05F 1/24
, G05F 1/613 310
, H01L 27/10 481
, H03K 19/00
