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J-GLOBAL ID：200903031917142023

半導体素子の製造方法

Inventor： 西川 哲
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 柿本 恭成
Gazette classification：公開公報
Application number (International application number)：1995140370
Publication number (International publication number)：1996335554
Application date： Jun. 07, 1995
Publication date： Dec. 17, 1996
Summary：

【要約】【目的】 選択エピタキシャル成長の際にファセット面を形成せずに行い、デバイスの信頼性を向上させる。【構成】 エピタキシャル成長法により、(001)シリコン基板31にn層のコレクタを形成し、シリコン酸化膜34、p+ -ポリシリコン35、シリコン窒化膜36を順次形成する。シリコン基板31を、従来の位置から45度回転した位置に配置し、ホトリソグラフィ、エッチングにより、スリットを開ける。シリコン窒化膜サイドウォール37を形成した後、シリコン酸化膜のみをエッチングするエッチャントによって、エッチングし、シリコンの島を囲む辺の方位を[100]、[010]とする。選択成長法により、ベースとなるp型シリコン38,39の形成を行う。シリコン酸化膜サイドウォール40を形成し、エミッタとなるn+ -ポリシリコン41を形成する。

Claim (excerpt)：

(001)シリコン基板を用い、その上に素子を形成する際、いずれかの工程で前記シリコン基板の露出部に選択的にシリコンをエピタキシャル成長する工程を含む半導体素子の製造方法において、前記シリコン基板の露出部を構成する辺の大部分が[100]と[010]方向とこれらに等価な方向に平行な辺で構成されるようにした特徴とする半導体素子の製造方法。

IPC (4)：

H01L 21/205 ,  H01L 21/331 ,  H01L 29/73 ,  H01L 29/78

FI (3)：

H01L 21/205 ,  H01L 29/72 ,  H01L 29/78 301 Q