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J-GLOBAL ID：200903031963073273

COPを低減した張り合わせ半導体基板およびその製造方法

Inventor： 森田 悦郎 ,  奥田 仁
Applicant, Patent owner： 三菱マテリアルシリコン株式会社 ,  三菱マテリアル株式会社
Agent (1)： 安倍 逸郎
Gazette classification：公開公報
Application number (International application number)：1994209294
Publication number (International publication number)：1996055768
Application date： Aug. 09, 1994
Publication date： Feb. 27, 1996
Summary：

【要約】【目的】 エピタキシャルウェーハと同等の結晶特性を張り合わせ半導体基板で得ることができる。【構成】 鏡面研磨したシリコンウェーハを2枚準備する。ウェーハは80°CのSC1洗浄液で20分間の洗浄を行い、所定の雰囲気中に保管する。これらのウェーハを接着治具を使用して張り合わせる。張り合わせ後のウェーハには、1200°C、2時間、酸素雰囲気での熱処理を施す。1200°Cでの熱処理でウェーハ表面のパーティクル(0.1μm以上のCOP)数は100個以下となる。すなわち、0.1μm以上の大きさのCOPを0.3個/cm2以下とする。なお、ドーパントの拡散熱処理で1200°Cのアニールを施すこともできる。

Claim (excerpt)：

2枚の半導体基板の主面同士を重ね合わせた張り合わせ半導体基板において、その表面に存在する0.1μm以上の大きさのCOPを0.3個/cm2以下としたCOPを低減した張り合わせ半導体基板。

IPC (2)：

H01L 21/02 ,  H01L 21/324