Pat

J-GLOBAL ID：200903032207775309

不揮発性半導体装置の製造方法

Inventor： 九ノ里 勇一
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1994302252
Publication number (International publication number)：1996162548
Application date： Dec. 06, 1994
Publication date： Jun. 21, 1996
Summary：

【要約】【目的】 セルフアライメントソース工程を周辺回路領域の不純物導入工程の後に行なうことにより、不純物注入適性化を図る不揮発性半導体装置の製造方法を提供する。【構成】 周辺回路領域において、n- 型不純物領域22Aおよびp- 型不純物領域24Aを形成した後に、メモリセル回路領域のセルフアライメントソース工程が行なわれる。

Claim (excerpt)：

同一の半導体基板上に、メモリセル回路領域と周辺回路領域とを有する不揮発性半導体装置の製造方法であって、前記メモリセル回路領域の前記半導体基板の主表面にLOCOS法により素子分離絶縁膜を形成して、活性領域を規定する工程と、前記メモリセル回路領域の前記半導体基板の前記主表面に第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜の上に第1導電層を形成する工程と、前記第1導電層の上に第1層間絶縁膜を形成する工程と、前記周辺回路領域の前記半導体基板の前記主表面に第2ゲート絶縁膜を形成する工程と、前記第1層間絶縁膜と前記第2ゲート絶縁膜との上に第2導電層を形成する工程と、前記第2導電層の上に第2層間絶縁膜を形成する工程と、前記メモリセル回路領域および前記周辺回路領域の前記第2導電層と前記第2層間絶縁膜とを所定の形状にパターニングを行なう工程と、前記メモリセル回路領域の、所定の形状にパターニングされた前記第2導電層と前記第2層間絶縁膜とをマスクにして、前記第1層間絶縁膜と前記第1導電層と前記第1ゲート絶縁膜とのパターニングを行なう工程と、前記メモリセル回路領域全面と、前記周辺回路領域の所定の領域とをレジスト膜で覆い、前記周辺回路領域の表面が露出した領域に、前記第2層間絶縁膜と前記第2導電層とをマスクとし、第1導電型の不純物を導入して、第1不純物領域を形成する工程と、前記メモリセル回路領域全面と、前記周辺回路領域の前記第1不純物領域が形成された領域とをレジスト膜で覆い、前記周辺回路領域の露出した領域に前記第2層間絶縁膜と前記第2導電層とをマスクとし、第2導電型の不純物を導入して、第2不純物領域を形成する工程と、前記周辺回路領域に、前記第1不純物領域と前記第2不純物領域とを形成した後に、前記周辺回路領域全面と、前記メモリセル回路領域の所定の領域とをレジスト膜で覆い、前記第2導電層で挟まれた領域に位置する前記素子分離絶縁膜をエッチングして、前記半導体基板の主表面を露出させる工程と、前記第2導電層で挟まれた前記半導体基板の露出した主表面に、第1導電型の不純物を導入して、電極層を形成する工程と、前記周辺回路領域の前記第2層間絶縁膜と前記第2導電層と前記第1層間絶縁膜との側壁および前記メモリセル回路領域の前記第2層間絶縁膜と前記第2導電層と前記第1層間絶縁膜と前記第1導電層との側壁に、側壁絶縁膜を形成する工程と、前記第2不純物領域をレジスト膜で覆い、前記第1不純物領域に、前記側壁絶縁膜をマスクとし、第1導電型の不純物を導入して、前記第1不純物領域よりも深く、かつ、不純物濃度が高い第3不純物領域を形成する工程と、前記第1および第3不純物領域と前記メモリセル回路領域全面とをレジスト膜で覆い、前記第2不純物領域に前記側壁絶縁膜をマスクとし、第2導電型の不純物を導入して、前記第2不純物領域よりも深く、かつ、不純物濃度が高い第4不純物領域を形成する工程と、を備えた不揮発性半導体装置の製造方法。

IPC (5)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 29/78

FI (3)：

H01L 29/78 371 ,  H01L 27/10 434 ,  H01L 29/78 301 M