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J-GLOBAL ID：200903032234336767

半導体装置の製造方法および測定マークパターン

Inventor： 白木 誠一
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：1993323335
Publication number (International publication number)：1995153673
Application date： Nov. 30, 1993
Publication date： Jun. 16, 1995
Summary：

【要約】【目的】 半導体装置のフォトリソグラフィ工程における位置合わせ誤差と寸法誤差による不良の発生を抑制し、かつ製造効率を改善する。【構成】 製造する複数枚の半導体基板のうちの1または少数枚に対して1の条件でのフォトリソグラフィ工程を施し、得られた下層および上層の両測定マークによる位置合わせ誤差測定と寸法誤差測定を行い、得られた測定値に基づいて全部の半導体基板に対して補正された条件でのフォトリソグラフィ工程を施し、かつ全部の半導体基板に対してそれぞれ下層および上層の両測定マークによる位置合わせ誤差測定と寸法誤差測定を同時に行い、半導体装置の良否の判定を行う。

Claim (excerpt)：

半導体基板に対してフォトリソグラフィ工程で下層の測定マークを形成する工程と、前記下層の測定マーク上にフォトリソグラフィ工程で上層の測定マークを重ねて形成する工程と、前記下層と上層の各測定マークにおける平面X方向及びY方向の相対寸法を測定する工程と、測定された値に基づいて両測定マークの相対位置合わせ誤差寸法と、基準値に対するマークの誤差寸法を算出する工程と、算出された誤差寸法に基づいて前記フォトリソグラフィ工程の良否を判定することを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/027 ,  H01L 21/66

FI (2)：

H01L 21/30 502 V ,  H01L 21/30 502 M

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭63-204721
  
• 特開昭64-014917