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J-GLOBAL ID：200903032470242218
高密度CMOS用の簡略接触方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
合田 潔 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995147808
Publication number (International publication number)：1996046197
Application date： Jun. 14, 1995
Publication date： Feb. 16, 1996
Summary：
【要約】【目的】 処理がほとんど複雑にならずにゲートの名目中心と電極との間の必要な間隔を減少させる、MOSトランジスタのゲート、ソースおよびドレインに接点を形成する自己位置合せ式方法を提供する。【構成】 この方法は、LDD構造によって画定される側壁の上に位置し、ソース接点またはドレイン接点を開ける工程中にゲートを保護するのに十分なバッファ量だけゲートの上方に延びる側壁を提供する。
Claim (excerpt)：
シリコン層中にLDD構造を有するMOSトランジスタを形成する方法であって、シリコン基板を準備する段階と、ゲート酸化物と、ゲート上面を有するゲート電極層と、第1の犠牲誘電体とを含むゲート・スタックを形成する段階と、ゲート・スタックをパターン形成して、垂直側壁を有するゲート・スタック柱状物と、前記シリコン層内で前記ゲート・スタック柱状物に隣接するソース領域およびドレイン領域とを画定する段階と、前記垂直側壁を酸化する段階と、前記ゲート・スタック柱状物と前記ソース領域およびドレイン領域の上に共形の耐食性誘電体を付着する段階と、前記ゲート・スタック柱状物と前記ソース領域およびドレイン領域の前記共形誘電体の上に第2の犠牲誘電体を付着させる段階と、前記第2の犠牲誘電体と前記共形誘電体の水平部分の方向性エッチングを行い、それにより、前記第1の犠牲誘電体と前記ソース領域およびドレイン領域を露出させ、少なくとも前記共形誘電体を含む第1のゲート側壁を残す段階と、前記第1の犠牲誘電体を除去し、前記ゲート上面の上の前記第1のゲート側壁から延びる隣接する前記共形誘電体の垂直位置合せスタブを残す段階と、前記ゲート・スタック柱状物の上に名目接点被覆厚を有する保護共形誘電体を付着させ、それにより、各前記垂直位置合せスタブの周りに、前記名目接点被覆厚よりも大きい厚さを有する自己位置合せ保護部材を形成する段階と、第1の層間誘電体を付着させる段階と、前記ソース領域およびドレイン領域の上に、前記層間誘電体と前記保護共形誘電体を貫いて前記ソース領域およびドレイン領域まで接点孔をエッチングにより形成し、残りの厚さの前記保護共形誘電体を前記ゲート・スタック柱状物の隅の上に残す段階とを含む方法。
IPC (3)：
H01L 29/78
, H01L 21/336
, H01L 21/3065
H01L 29/78 301 P
, H01L 21/302 J
, H01L 29/78 301 L
