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J-GLOBAL ID：200903032577606387

半導体記憶装置のメモリセル構造およびその製造方法

Inventor： 塚本 和宏
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1991156863
Publication number (International publication number)：1993006974
Application date： Jun. 27, 1991
Publication date： Jan. 14, 1993
Summary：

【要約】【目的】 高集積化に適したダイナミック型半導体記憶装置のメモリセル構造およびその製造方法を提供することを目的とする。【構成】 この発明にかかる半導体記憶装置のメモリセル構造は、主面を有する半導体基板と、半導体基板の主面上に形成され、キャパシタの下部電極の一部を構成する第1の導電体と、筒状の形状を有し、その端部が第1の導電体の周辺上で第1の導電体と接続してキャパシタの下部電極の他の一部を構成する第2の導電体と、第1の導電体の表面であって半導体基板側と反対側の面と、第2の導電体の表面との上を覆うように形成される絶縁膜と、絶縁膜上に形成され、キャパシタの上部電極を構成する第3の導電体とを備えたものである。

Claim (excerpt)：

半導体記憶装置のメモリセル構造であって、主面を有する半導体基板と、前記半導体基板の主面上に形成され、キャパシタの下部電極の一部を構成する第1の導電体と、筒状の形状を有し、その端部が前記第1の導電体の周辺上で前記第1の導電体と接続して前記キャパシタの下部電極の他の一部を構成する第2の導電体と、前記第1の導電体の表面であって前記半導体基板側と反対側の面と、前記第2の導電体の表面とを覆うように形成される絶縁膜と、前記絶縁膜上に形成され、前記キャパシタの上部電極を構成する第3の導電体とを備えた半導体記憶装置のメモリセル構造。

IPC (2)：

H01L 27/108 ,  H01L 27/04