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J-GLOBAL ID：200903032621646200
薄膜トランジスタの製造方法及び液晶表示装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992212949
Publication number (International publication number)：1994059279
Application date： Aug. 10, 1992
Publication date： Mar. 04, 1994
Summary：
【要約】【目的】本発明は、TFTアクティブマトリクスLCDに用いられるCMOSからなるTFTの製造方法に関し、イオン注入のマスクとしてレジスト膜を用いずにC-MOSの二つの動作半導体層にそれぞれ異なる導電型のS/D領域層を形成することより、レジスト膜の剥離の困難性を避けることができるTFTの製造方法を提供することを目的とする。【構成】第1の動作半導体層22aを通過し、かつ残存絶縁膜23bを通過するような加速エネルギで、第2のゲート電極24cの両側の第2の動作半導体層22bに一導電型不純物をイオン注入し、対の第2のソース/ドレイン領域層29a,29bを形成する工程と、残存絶縁膜23bにより第2の動作半導体層22bへの導入が阻止されるような加速エネルギで第1のゲート電極24aの両側の第1の動作半導体層22aに反対導電型不純物をイオン注入し、対の第1のソース/ドレイン領域層30a,30bを形成する工程とを含み構成する。
Claim (excerpt)：
基体上に対の第1のソース/ドレイン領域層及び該対の第1のソース/ドレイン領域層に挟まれた第1のチャネル領域層を有する第1の動作半導体層と、前記第1のチャネル領域層上の第1のゲート絶縁膜と、該第1のゲート絶縁膜上の第1のゲート電極とを有する第1のトランジスタ、及び対の第2のソース/ドレイン領域層及び該対の第2のソース/ドレイン領域層に挟まれた第2のチャネル領域層を有する第2の動作半導体層と、前記第2のチャネル領域層上の第2のゲート絶縁膜と、該第2のゲート絶縁膜上の第2のゲート電極とを有する第2のトランジスタからなる相補型絶縁ゲート型電界効果トランジスタを形成する薄膜トランジスタの製造方法であって、前記基体上に半導体膜,絶縁膜,第1の導電体膜及び第2の導電体膜を順次形成する工程と、前記第2の導電体膜をパターニングし、前記第1のトランジスタの第1のゲート電極を形成すべき領域及び前記第2のトランジスタの第2のゲート電極を形成すべき領域にそれぞれ前記第1及び第2のゲート電極の幅と対応する幅を有する第1及び第2の補助マスクを形成する工程と、前記第1のトランジスタ側に前記第1の補助マスクの幅と対応する幅を有する第1の導電体膜からなる第1のゲート電極と、前記第1の補助マスクの幅と対応する幅を有する絶縁膜からなる第1のゲート絶縁膜と、前記半導体層からなる第1の動作半導体層とを形成するとともに、前記第2のトランジスタ側に前記第2の補助マスクの幅に対応する幅を有する第2のゲート電極と、前記第2の動作半導体層の幅と対応する幅を有する絶縁膜からなる残存絶縁膜と、前記半導体膜からなる第2の動作半導体層とを形成する工程と、前記第1の動作半導体層を通過し、かつ前記残存絶縁膜を通過するような加速電圧で、前記第2のゲート電極の両側の第2の動作半導体層に一導電型不純物をイオン注入し、前記対の第2のソース/ドレイン領域層を形成する工程と、前記残存絶縁膜により前記第2の動作半導体層への導入が阻止されるような加速電圧で前記第1のゲート電極の両側の第1の動作半導体層に反対導電型不純物をイオン注入し、前記対の第1のソース/ドレイン領域層を形成する工程と、前記第2の補助マスクに基づいて前記残存絶縁膜を選択的にエッチング・除去し、前記第2のゲート電極を形成する工程とを有する薄膜トランジスタの製造方法。
IPC (2)：
G02F 1/136 500
, H01L 29/784
H01L 29/78 311 C
, H01L 29/78 311 A
Cited by examiner (8)
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