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J-GLOBAL ID：200903032667538240

差動増幅回路

Inventor： 木村 克治
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 八幡 義博
Gazette classification：公開公報
Application number (International application number)：1992087704
Publication number (International publication number)：1993259761
Application date： Mar. 11, 1992
Publication date： Oct. 08, 1993
Summary：

【要約】【目的】 トランスコンダクタンスの直線性を改善した新規構成の差動増幅回路を提供する。【構成】 定電流源I0 で駆動される(M1、M2)(M3、M4)は能力(ゲート幅/ゲート長)がM1:M2=M4:M3=K:1である。定電流源I0 ′で駆動される(M5、M6)は能力がM5:M6=K′:K′である。M1とM3とM5のゲート同士及びM2とM4とM6のゲート同士はそれぞれ共通接続され差動入力対を構成する。M1とM3とM6のドレイン同士及びM2とM4とM5のドレイン同士はそれぞれ共通接続され出力差動対を構成する。M5とM6及びI0 ′の平衡差動対によりトランスコンダクタンスの直線性が改善される。

Claim (excerpt)：

能力(ゲート幅とゲート長の比)が等しい2つのFETとこれらを駆動する第1の定電流源とを備える平衡差動対と; 能力が1:Kである2つのFETとこれらを駆動する第2の定電流源とを備える第1の不平衡差動対と; 能力が1:Kである2つのFETとこれらを駆動する前記第2の定電流源と値の等しい定電流源とを備える第2の不平衡差動対と; を備え、差動入力対を、平衡差動対の一方のFETと第1の不平衡差動対の能力がKであるFETと第2の不平衡差動対の能力が1であるFETとのゲート同士及び平衡差動対の他方のFETと第1の不平衡差動対の能力が1であるFETと第2の不平衡差動対の能力がKであるFETとのゲート同士をそれぞれ共通接続して構成し; 差動出力対を、平衡差動対の他方のFETと第1の不平衡差動対の能力がKであるFETと第2の不平衡差動対の能力が1であるFETとのドレイン同士及び平衡差動対の一方のFETと第1の不平衡差動対の能力が1であるFETと第2の不平衡差動対の能力がKであるFETとのドレイン同士をそれぞれ共通接続して構成してある; ことを特徴とする差動増幅回路。

IPC (2)：

H03F 3/45 ,  H03F 1/08