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J-GLOBAL ID：200903032806026519

半導体装置の製造方法

Inventor：
峰地 輝

About 峰地 輝

, 
安永 友子

About 安永 友子


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 宮越 典明
Gazette classification：公開公報
Application number (International application number)：1997097321
Publication number (International publication number)：1998242464
Application date： Apr. 15, 1997
Publication date： Sep. 11, 1998
Summary：
【要約】【課題】 せり上げプロセスを用いた絶縁ゲート型電界効果トランジスタにおいて、ゲート電極とソースもしくはドレイン間の電気的ショートの可能性を低減する半導体装置の製造方法を提供すること。【解決手段】 せり上げ膜を選択Si膜106で形成した後、図2(d)に示すように、サイドウォール絶縁膜103の表面層をエッチング除去する。次に、再度、サイドウォール絶縁膜(第2絶縁膜109)を形成し[図2(e)]、続いて、Tiなどの金属膜110を成長し[図2(f)]、所定の温度でアニール処理を施してシリサイド化し、図2(g)に示す金属シリサイド膜111を形成する。その後、周知のプロセスを用いてMOS Trを製造する。
Claim (excerpt)：
(1) Si基板上にゲート絶縁膜を介して形成されたゲート電極の側壁に、絶縁膜よりなるサイドウォールを形成する工程と、(2) Si上に選択的にSi膜を成長する工程と、(3) 前記サイドウォールの全部もしくは一部をエッチング除去する工程と、(4) 再度、ゲート電極の側壁に、絶縁膜よりなるサイドウォールを形成する工程と、(5) 金属膜を成長する工程と、(6) アニール処理を施してSi上の金属膜をシリサイド化する工程と、(7) 絶縁膜上の未反応金属膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301
FI (3)：
H01L 29/78 301 P ,  H01L 21/28 301 T ,  H01L 29/78 301 G
Patent cited by the Patent：
Cited by examiner (2)

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