Pat

J-GLOBAL ID：200903033224912502

半導体埋め込み層構造

Inventor： ロバート エル.ソーントン ,  フェルナンド エイ.ポンス
Applicant, Patent owner： ゼロックス コーポレイション
Agent (1)： 中島 淳 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993190363
Publication number (International publication number)：1994181365
Application date： Jul. 30, 1993
Publication date： Jun. 28, 1994
Summary：

【要約】 (修正有)【目的】 埋め込み層半導体構造におけるIII-V族合成物の、例えばレーザに使用される半導体の製造の際、III 価及びV価の両成分に変化が起こる界面を横切って、不純物誘導層無秩序置換が発生する時に生じる、欠陥及び転位の問題の解決。【構成】 該構造は基板上の厚い層によって完全に境界付けられる、薄い埋め込み活性層によって特徴付けられる。薄層を臨界厚み以下に維持し、厚い層を基板に格子整合することによって、欠陥の発生を避けることができる。別の特徴として、AlGaInP ベースのレーザ構造における比較的低い熱伝導性の問題は、レーザ構造に含まれるAlGaInP 材料の量を最小限に抑え、これらの材料を臨界活性層のみに制限し、光学ガイディング及びキャリアコンファイニング層の大部分にAlGaAsを使用することによって、避けることができる。

Claim (excerpt)：

III族からV族の元素の結晶又は混合結晶合成物から作られる複数の領域を有する本体部分から成る半導体埋め込み層構造であって、基板と第2及び第3の厚い層との界面を持ち、 III族及びV族の両成分における変化による、前記界面を横切る不純物誘導層を含む第1の薄層で、不純物誘導層無秩序置換による望ましい特性を示すが、不純物誘導層無秩序置換によって生じるストレスの結果として前記特性を損ねる欠陥を発生させる傾向がある前記第1の薄層と、前記構造において特性を損ねる欠陥の発生を防止する手段であって、前記領域が相互拡散されるときに結果として生じるひずみのある層に対する臨界厚み以下に、前記第1の薄層を維持し、前記第1の薄層を各々厚さで450 Åを越える前記第2及び第3の厚層によって、完全に結合する手段を含む半導体埋め込み層構造。