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J-GLOBAL ID：200903033351041880

マルチプロセッサシステム

Inventor： 大井 浩一
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 川久保 新一
Gazette classification：公開公報
Application number (International application number)：1992179435
Publication number (International publication number)：1993346908
Application date： Jun. 12, 1992
Publication date： Dec. 27, 1993
Summary：

【要約】【目的】 マルチプロセッサシステム内のCPU間通信において、各CPUが割込によらずに独自のタイミングで通信を行うことで、通信トラフィック量の増加に伴うスループットの低下を回避できるとともに、メインCPUと1つのサブCPU間の全二重通信およびメインCPUと複数のサブCPU間の同時通信を可能とし、高い通信能力を有するマルチプロセッサシステムを提供することを目的とする。【構成】 メインCPUとサブCPUの双方からアクセス可能なDPRAMを設け、このDPRAMに各サブCPUに対応した送信方向用の第1領域と受信方向用の第2領域を設定するとともに、これら領域に設けたステータスエリアとデータエリアに各CPUが独自の動作でデータの書き込みと読み出しを行うことにより、メインCPUとサブCPUとの間の通信を行う。

Claim (excerpt)：

メインCPUと、1または複数のサブCPUと、前記メインCPUおよび前記サブCPUの双方からアクセス可能なデュアルポートRAMを備えたマルチプロセッサシステムにおいて、前記デュアルポートRAMは、前記各サブCPUに対応して設けられ、前記メインCPUおよび対応サブCPUからのみアクセス可能な1または複数の記憶領域を有し;この記憶領域は、前記対応サブCPUから前記メインCPUへの方向の通信に用いる第1領域と、前記メインCPUから前記対応サブCPUへの方向に用いる第2領域とを有し;前記第1領域は、前記対応サブCPUが自ステータスを書き込み、前記メインCPUに自ステータスを通知するステータスエリアと、前記対応サブCPUが自データを書き込み、前記メインCPUに自データを通知するデータエリアとを有し;前記第2領域は、前記メインCPUが自ステータスを書き込み、前記対応サブCPUに自ステータスを通知するステータスエリアと、前記メインCPUが自データを書き込み、前記対応サブCPUに自データを通知するデータエリアとを有し、前記第1領域のステータスエリアは、前記対応サブCPUの送信ステータスを書き込む送信表示部と、受信ステータスを書き込む受信表示部とを有し;前記第2領域のステータスエリアは、前記メインCPUの送信ステータスを書き込む送信表示部と、受信ステータスを書き込む受信表示部とを有する;ことを特徴とするマルチプロセッサシステム。

IPC (2)：

G06F 15/16 310 ,  G06F 13/38 340