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J-GLOBAL ID：200903033351460980

相補型半導体装置および相補型半導体装置の製造方法

Inventor： 宮 野 清 孝
Applicant, Patent owner： 株式会社東芝
Agent (1)： 吉武 賢次 (外4名)
Gazette classification：公開公報
Application number (International application number)：2002038262
Publication number (International publication number)：2003243532
Application date： Feb. 15, 2002
Publication date： Aug. 29, 2003
Summary：

【要約】【課題】 比較的浅く高濃度のp型とn型の埋込層とを同一の基板上に選択的に形成できる半導体装置とその製法を提供す。同一の基板上に選択的に形成されたp型とn型の埋込層との両方の活性化率を上昇させた相補型半導体装置とその製法を提供す。【解決手段】 本発明による相補型半導体装置200は、n型半導体領域20の上に形成された第1のゲート絶縁膜50と、該第1のゲート絶縁膜上に形成された第1のゲート電極60と、該第1のゲート電極の両側にあるn型半導体領域にエピタキシャル成長させた単結晶層からなるp型のソース層およびドレイン層120とを含む第1のトランジスタ220、並びに、p型半導体領域30の上に形成された第2のゲート絶縁膜50と、該第2のゲート絶縁膜上に形成された第2のゲート電極60と、該第2のゲート電極の両側にあるp型の半導体領域にエピタキシャル成長させた単結晶層からなるn型のソース層およびドレイン層130とを含む第2のトランジスタ230を備える。

Claim (excerpt)：

第1導電型の半導体領域および第2導電型の半導体領域が形成された半導体基板の表面のうち該第2導電型の半導体領域上に形成された第1のゲート絶縁膜と、該第1のゲート絶縁膜上に形成された第1のゲート電極と、該第1のゲート電極の両側にある前記第2導電型の半導体領域にエピタキシャル層からなる第1導電型のソース層およびドレイン層とを含む第1のトランジスタ、並びに、前記半導体基板の表面のうち前記第1導電型の半導体領域上に形成された第2のゲート絶縁膜と、該第2のゲート絶縁膜上に形成された第2のゲート電極と、該第2のゲート電極の両側にある前記第1導電型の半導体領域にエピタキシャル層からなる第2導電型のソース層およびドレイン層とを含む第2のトランジスタを備えた相補型半導体装置。

IPC (2)：

H01L 21/8238 ,  H01L 27/092

F-Term (16)：

5F048AA07 ,  5F048BA14 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB13 ,  5F048BC01 ,  5F048BC15 ,  5F048BC18 ,  5F048BE03 ,  5F048BF06 ,  5F048BG14 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30