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J-GLOBAL ID：200903033392507761
MIS型半導体装置及びその製造方法
Inventor：
,
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Applicant, Patent owner：
Agent (1)：
前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996232176
Publication number (International publication number)：1997135029
Application date： Sep. 02, 1996
Publication date： May. 20, 1997
Summary：
【要約】【課題】 ソース・ドレイン領域とゲート電極とに不純物イオンを同時注入しながら、駆動力が高く、リーク電流が小さく、信頼性にも優れたMOS型半導体装置の製造方法を提供する。【解決手段】 半導体基板1上のゲート電極5の両側面上にサイドウォール6を形成する。p型半導体領域2aでは燐イオンをn型半導体領域2bではホウ素イオンをそれぞれ注入した後熱処理を行って、p型半導体領域2aに低抵抗のn型ゲート電極5aとn型ソース・ドレイン領域10aとを形成し、n型半導体領域2bに低抵抗のp型ゲート電極5bとp型ソース・ドレイン領域11aとを形成する。p型ゲート電極5b中のボロンがチャネル領域に突き抜けない程度の熱処理でもn型ゲート5a中の燐イオンは十分活性化されるので、駆動力が大きく、リーク電流が小さく、かつ信頼性にも優れたCMOSデバイスを作成できる。
Claim (excerpt)：
半導体基板上のnチャネル型MISトランジスタ形成領域の上にゲート絶縁膜を形成する第1の工程と、上記ゲート絶縁膜上にゲート電極を形成する第2の工程と、上記ゲート電極の両側面上にチャネル調整用サイドウォールを形成する第3の工程と、上記nチャネル型MISトランジスタ形成領域において、上記チャネル調整用サイドウォールをマスクとして上記ゲート電極及び上記半導体基板の内部に燐イオンを注入する第4の工程と、熱処理により上記燐イオンを拡散,活性化させて、上記ゲート電極を低抵抗のn型ゲート電極にするとともに上記半導体基板内の上記n型ゲート電極の両側方に位置する領域にn型ソース・ドレイン領域を形成する第5の工程とを備えていることを特徴とするMIS型半導体装置の製造方法。
IPC (4)：
H01L 29/78
, H01L 21/336
, H01L 21/8238
, H01L 27/092
H01L 29/78 301 P
, H01L 27/08 321 N
, H01L 29/78 301 G
Cited by examiner (5)
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