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J-GLOBAL ID：200903033555256710

半導体素子の製造方法

Inventor：
福士 大地

About 福士 大地


Applicant, Patent owner：
株式会社ジャパンエナジー

About 株式会社ジャパンエナジー


Agent (1)： 川北 喜十郎 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996092071
Publication number (International publication number)：1997260270
Application date： Mar. 21, 1996
Publication date： Oct. 03, 1997
Summary：
【要約】【課題】 リフトオフ法を用いて半導体素子を製造する際に、レジストパターンのレジスト側壁に付着した金属によるパターン不良を防止する。【解決手段】 レジスト膜5を、基板1上に形成された絶縁膜3上に形成し、レジスト膜5を所定のパターンで露光及び現像してレジストパターンを得る((a)〜(c) )。レジスト5を、レジストパターンの側壁の傾斜角が75°以下となるような温度であって且つレジストが変性しない温度にてベーキングする。次いで、レジストパターンをマスクとして絶縁膜3をエッチング除去した後、レジストパターン上にAlを蒸着する((d) 〜(e) )。Alをレジスト5とともにリフトオフにより除去して、絶縁体3の間にゲート電極11が形成されたチップを製造する((f) )。
Claim (excerpt)：
リフトオフ法を用いて半導体素子の電極を形成する工程を含む半導体素子の製造方法において、リフトオフにより除去されるレジストを、該レジストの現像後に、該レジストのパターンの側壁の傾斜角が75°以下となるような温度であって且つレジスト材料を変性させない温度でベーキングすることを特徴とする半導体素子の製造方法。
IPC (3)：
H01L 21/027 ,  C23C 14/04 ,  H01L 21/28
FI (3)：
H01L 21/30 576 ,  C23C 14/04 B ,  H01L 21/28 G
Patent cited by the Patent：
Cited by examiner (5)
  • 特開昭63-240021
  • 特開昭62-024628
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平5-001487   Applicant：山形日本電気株式会社
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