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J-GLOBAL ID：200903033782523458

半導体基板上へ銅の導電構造を形成する方法

Inventor： スディプト アール.ロイ ,  ミオトレイエ ムクヘルジェ - ロイ
Applicant, Patent owner： テキサス インスツルメンツ インコーポレイテツド
Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998031506
Publication number (International publication number)：1998233397
Application date： Feb. 13, 1998
Publication date： Sep. 02, 1998
Summary：

【要約】【課題】 半導体基板上に銅からなる導電構造を形成する方法を得る。【解決手段】 本方法は、基板10上に銅含有材料(金属材料24,28,30)を堆積するステップと、銅含有材料の一部(層30)を選択的に酸化させるステップと、銅含有材料の酸化された部分を除去するステップと、を含んでいる。好ましくは、銅含有材料は実質的に純銅もしくは銅ドープアルミニウム(好ましくは銅ドープアルミニウムは少なくとも0.5重量%、より好ましくは0.5-4重量%の銅を含む)により構成される。銅含有材料の一部分上にマスク32を形成してマスク下の銅含有材料の酸化を遅らせることができる。好ましくは、銅含有材料の酸化された部分を除去するステップは、酸化された部分の化学機械研磨、酸化された部分のエッチング、もしくは2つの工程の組合せにより実施される。

Claim (excerpt)：

半導体基板上へ銅の導電構造を形成する方法であって、該方法は、前記基板上へ銅含有材料を堆積するステップと、前記銅含有材料の一部を選択的に酸化させるステップと、前記銅含有材料の前記酸化された部分を除去するステップと、を含む、方法。

IPC (2)：

H01L 21/3205 ,  H01L 21/28 301

FI (2)：

H01L 21/88 M ,  H01L 21/28 301 Z