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J-GLOBAL ID：200903033911409640
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
尾身 祐助
Gazette classification：公開公報
Application number (International application number)：1993171092
Publication number (International publication number)：1995078979
Application date： Jun. 17, 1993
Publication date： Mar. 20, 1995
Summary：
【要約】【目的】 ドレイン領域近傍での高電界を緩和してホットキャリアの発生を抑制する。1回のフォトリソグラフィによりトランジスタを形成しうるようにして目合わせずれの発生を回避し、製造工程の簡素化を図る。【構成】 p型シリコン基板1の表面に厚い(30nm)の熱酸化膜2を形成する(a)。窒化膜3を堆積し、ゲート電極のパターン状に開孔を設ける(b)。窒化膜3をマスクに熱酸化膜2をエッチング除去し、新たに薄い(15nm)熱酸化膜4を形成する。多結晶シリコン膜5を堆積し、エッチバックして窒化膜の開孔内のみに多結晶シリコン膜5を残す(c)。窒化膜を除去し、多結晶シリコン膜6aを堆積し(d)、エッチバックしてサイドウォール状の多結晶シリコン膜6を形成する。シリコン膜5、6をマスクにイオン注入を行ってソース・ドレイン領域7を形成する(e)。
Claim (excerpt)：
第1導電型の半導体基板上に第1の絶縁膜を成長させる工程と、前記第1の絶縁膜上にマスク材料を堆積し該マスク材料に所定の形状の開溝を形成する工程と、前記第1の絶縁膜に前記マスク材料の前記開溝と同一形状の開溝を形成して前記半導体基板の表面を露出させる工程と、前記半導体基板の表面に前記第1の絶縁膜より膜厚の薄い第2の絶縁膜を成長させる工程と、前記第2の絶縁膜上に前記マスク材料の開溝を埋め込むようにゲート電極の第1の部分となる第1の導電膜を形成する工程と、前記マスク材料をエッチング除去する工程と、第2の導電膜を堆積し該第2の導電膜をエッチバックして第1の導電膜の側壁に第2の導電膜からなるゲート電極の第2の部分を形成する工程と、ゲート電極の第1の部分および第2の部分をマスクとして前記半導体基板の表面に第2導電型の不純物を導入してソース・ドレイン領域を形成する工程と、を有する半導体装置の製造方法。
IPC (2)：
FI (2)：
H01L 29/78 301 P
, H01L 29/78 301 G
