Pat

J-GLOBAL ID：200903033952730615

半導体メモリー装置の定電圧回路

Inventor： ドン-セオン ミン ,  ドン-スー ジェオン
Applicant, Patent owner： サムサン エレクトロニクス シーオー., エルティーディー
Agent (1)： 高月 猛
Gazette classification：公開公報
Application number (International application number)：1991121800
Publication number (International publication number)：1995129265
Application date： Apr. 25, 1991
Publication date： May. 19, 1995
Summary：

【要約】【目的】 基準電圧回路における工程条件及び温度の変化による不安定要因を相補的に抑制することにより、安定した基準電圧を提供し、また、電力消耗が微小で、製造工程の追加等のない半導体メモリー装置における定電圧回路を提供することを目的とする。【構成】 所定の一定電圧を出力する基準電圧回路と、基準電圧回路の出力を一入力とする差動増幅器と、差動増幅器の出力がゲートに接続され、電源電圧端と基準電圧出力端との間にチャンネルが連結されたMOSトタンジスタを具備する定電圧回路が、基準電圧出力端を入力とし、差動増幅器の他の一入力に出力線が連結された分圧手段を有し、その分圧手段が、飽和領域で動作する基準電圧出力端と出力線との間に連結されたMOS形負荷手段と、出力線と接地電圧端との間に連結された抵抗手段とから構成されている。

Claim (excerpt)：

所定の一定電圧を出力する基準電圧回路と、前記基準電圧回路の出力を一つの入力として受ける差動増幅器と、前記差動増幅器の出力にゲートが接続され電源電圧端と基準電圧出力端との間にチャンネルが連結されたMOSトランジスタを具備する半導体メモリー装置において、上記基準電圧出力端を入力とし、上記差動増幅器の他の一つの入力に出力線が連結された分圧手段を具備し、上記分圧手段が、飽和領域で動作し上記基準電圧出力端と上記出力線との間に連結されたMOS型負荷手段と、上記出力線と接地電圧端との間に連結された抵抗手段とから構成されることを特徴とする定電圧回路。

IPC (4)：

G05F 3/24 ,  G05F 1/56 310 ,  G11C 11/413 ,  G11C 11/407

FI (2)：

G11C 11/34 335 A ,  G11C 11/34 354 F

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭59-136820
  
• 特開平3-048313
  
• 特開昭58-158724