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J-GLOBAL ID：200903033965414011

半導体装置の製造方法

Inventor： 坪 井 芳 朗 ,  松 田 聡 ,  吉 野 千 博 ,  岩 井 洋 ,  井 納 和 美
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992081029
Publication number (International publication number)：1993283516
Application date： Apr. 02, 1992
Publication date： Oct. 29, 1993
Summary：

【要約】【目的】 素子の微細化、動作速度の高速化、並びに凹凸の形成された基板表面に絶縁物を埋め込んだ場合に表面を十分に平坦化させる。【構成】 半導体基板11上にシリコン酸化膜12を堆積し、素子形成領域14aと素子分離領域14bとが凸状になるように基板11及びシリコン酸化膜12をパターニングし、シリコン酸化膜15を堆積させ、素子分離領域14bが開孔されたレジスト膜16を形成しこれをマスクとしてシリコン酸化膜15に窓17を開孔させ、レジスト膜16を剥離した後基板11にエッチングを行ってトレンチ18を形成し、シリコン酸化膜20及び多結晶シリコン19でトレンチ18の内部を埋め、露出した素子形成領域14aの表面に素子を形成する。

Claim (excerpt)：

半導体基板の表面にエッチングを行って、素子形成領域及び溝状に形成すべき素子分離領域とを、同時に凸状に形成する工程と、前記半導体基板の表面に絶縁膜を形成する工程と、前記絶縁膜の表面を耐エッチング性のマスクで覆う工程と、前記マスクのうち、前記素子分離領域の上部に窓を開孔する工程と、前記窓が開孔された前記マスクを用いて、前記絶縁膜にエッチングを行って前記素子分離領域の上部に窓を開孔し、窓の底面に前記半導体基板の表面を露出させる工程と、前記マスクを除去し、前記窓が開孔された前記絶縁膜をマスクとしてエッチングを行い、前記半導体基板の前記素子分離領域に溝を形成する工程と、前記溝の内部を、少なくとも絶縁物を用いて埋め込む工程と、前記絶縁膜にエッチバックを行い、前記半導体基板のうち前記素子形成領域の表面が露出した状態に平坦化する工程と、前記素子形成領域に素子を形成する工程とを備えたことを特徴とする半導体装置の製造方法。