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J-GLOBAL ID：200903034088283314
半導体集積回路
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993251259
Publication number (International publication number)：1995104037
Application date： Oct. 07, 1993
Publication date： Apr. 21, 1995
Summary：
【要約】【目的】半導体集積回路の簡易な交流特性試験を実現するとともに、使用ピン数の削減を図る。【構成】本発明の半導体集積回路は、交流特性を測定する内部回路を内蔵する半導体集積回路において、所定のクロック信号101を介して、当該半導体集積回路の交流特性測定用の発振信号を生成して出力するリング発振器1と、クロック信号101およびリセット信号102の入力に対応して、リング発振器1の発振周波数を計測して、当該発振周波数のカウント値を出力する周波数カウンタ2と、この周波数カウンタ2より出力される発振周波数のカウント値を入力し、当該カウンタ値を前記交流特性測定の周波数判定条件における下限周波数の規定ビット値と比較照合することにより、交流特性試験おける周波数判定結果の合否判定を行うカウンタ出力判定回路5とを少なくとも前記内部回路として備えて構成される。
Claim (excerpt)：
交流特性を測定する内部回路を内蔵する半導体集積回路において、所定のクロック信号を介して、前記交流特性測定用の発振信号を生成して出力するリング発振器と、前記クロック信号および所定のリセット信号の入力に対応して、前記リング発振器の発振周波数を計測し、当該発振周波数のカウント値を出力する周波数カウンタと、前記周波数カウンタより出力される発振周波数のカウント値を入力し、当該カウンタ値を前記交流特性測定の周波数判定条件における下限周波数の規定ビット値と比較照合することにより、当該交流特性試験における周波数判定結果の合否判定を行うカウンタ出力判定回路と、を少なくとも前記内部回路として備えることを特徴とする半導体集積回路。
IPC (2)：
Patent cited by the Patent：
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