Pat
J-GLOBAL ID：200903034327162389
半導体装置
Inventor：
,
Applicant, Patent owner：
Agent (1)：
碓氷 裕彦
Gazette classification：公開公報
Application number (International application number)：1995103502
Publication number (International publication number)：1996298321
Application date： Apr. 27, 1995
Publication date： Nov. 12, 1996
Summary：
【要約】【目的】 ディープベース層の間隔を規定することにより、オン抵抗の増加を抑える。【構成】 溝を形成したDMOSFETにおいて、チャネルpベース層16の下にディープpベース層72が形成されている。このディープpベース層72は、ディープpベース層72の端とチャネルpベース層16の底部との交点が、チャネルpベース層16の底部の端と、チャネルpベース層16の底部のうちn+ 型ソース層4の底部の端の下に位置する交点との間にあるように形成されている。これにより、ディープpベース層72の間隔が広いため、オン抵抗を低くすることができる。さらに、n+ 型ソース層4の下部に形成されたベース領域が広いため、この部分での抵抗が小さくなり、サージ耐量を大きくすることができる。
Claim (excerpt)：
第1導電型の半導体基板と、前記半導体基板の主表面側に形成され、所定の入口幅を有する入口、前記主表面から前記入口幅の1/2以下の深さを有するとともに前記主表面と略平行な面を有する底面、及び前記入口と前記底面とを連続的に結ぶ側面、からなる溝部と、前記溝部における前記側面を含み、前記主表面側から前記底面よりも深い位置まで形成された第2導電型のチャネルベース層と、前記チャネルベース層より深い位置まで形成された第2導電型のディープベース層と、 前記チャネルベース層内における前記主表面側に形成され、前記溝部における前記側面にチャネル領域を形成させるソース層と、前記溝部の前記側面及び前記底面を含む領域に、ゲート絶縁膜を介して形成されたゲート電極からなるユニットセルを複数個備えた半導体装置において、前記ディープベース層の端と前記チャネルベース層の底部との交点が、前記チャネルベース層の底部の端と、前記チャネルベース層の底部のうち前記ソース層の底部の端の下に位置する交点との間にあることを特徴とする半導体装置。
FI (2)：
H01L 29/78 652 D
, H01L 29/78 653 A
