Pat

J-GLOBAL ID：200903034614829718

電力用半導体素子

Inventor： 二宮 英彰 ,  井上 智樹 ,  山口 正一 ,  大村 一郎
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2000301999
Publication number (International publication number)：2002110978
Application date： Oct. 02, 2000
Publication date： Apr. 12, 2002
Summary：

【要約】【課題】 ラッチアップ耐量を向上した電力用半導体素子を提供すること。【解決手段】 トレンチ型MOSゲート構造で、N型ソース層をセルフアラインで形成する。これにより、P型ベース層の拡散抵抗を小さくしてラッチアップ耐量を向上すると共に素子の微細化を行ないオン電圧を低くした。

Claim (excerpt)：

第1導電型ベース層と、前記第1導電型ベース層の上に形成された第2導電型ベース層と、前記第2導電型ベース層の表面から前記第1導電型ベース層に達するトレンチ溝と、前記第2導電型ベース層上で、前記トレンチ溝に沿って選択的に形成された第1導電型ソース層と、前記トレンチ溝内部にあって、前記第1導電型ベース層と前記第1導電型ソース層とで挟まれた前記第2導電型ベース層上に、ゲート絶縁膜を介して配設されたゲート電極と、前記第1導電型ソース層及び前記第2導電型ベース層と電気的に接続された第1の主電極とを具備し、前記第1導電型ソース層がマスク合わせ無しで前記トレンチ溝の側壁部分に形成されたことを特徴とする電力用半導体素子。

IPC (4)：

H01L 29/78 652 ,  H01L 29/78 653 ,  H01L 29/78 ,  H01L 29/78 655

FI (4)：

H01L 29/78 652 B ,  H01L 29/78 653 A ,  H01L 29/78 653 C ,  H01L 29/78 655 Z