Pat
J-GLOBAL ID：200903034634443093

半導体装置

Inventor：
本間 運也

About 本間 運也


Applicant, Patent owner：
三洋電機株式会社

About 三洋電機株式会社


Agent (1)： 鳥居 洋
Gazette classification：公開公報
Application number (International application number)：2000083557
Publication number (International publication number)：2001274236
Application date： Mar. 24, 2000
Publication date： Oct. 05, 2001
Summary：
【要約】 (修正有)【課題】 この発明は、高速で低消費電力のDRAMとロジック回路を1チップで混載できる半導体装置を提供することを目的とする。【解決手段】 P型シリコン基板1上に埋め込み酸化膜2及びSOI膜3を形成し、その上にDRAM部を設けた第2の領域と、SOI膜3及び埋め込み膜化膜2を越えた位置まで除去し、P型ウェル7aをエピタキシャル形成した上にロジック部を設けた第1の領域を素子分離領域8で区分して1チップに混載形成する。
Claim (excerpt)：
基板がSOI層及び埋め込み膜が除去された第1の領域と前記SOI層を有する第2の領域とに区分され、前記第1の領域に第1の集積回路が設けられ、前記第2の領域に第2の集積回路が設けられていることを特徴とする半導体装置。
IPC (9)：
H01L 21/762 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 27/12 ,  H01L 29/786
FI (8)：
H01L 27/12 L ,  H01L 21/76 D ,  H01L 27/04 U ,  H01L 27/08 102 A ,  H01L 27/10 621 B ,  H01L 27/10 671 C ,  H01L 27/10 681 F ,  H01L 29/78 613 Z
F-Term (59)：
5F032AA13 ,  5F032AA34 ,  5F032CA01 ,  5F032CA03 ,  5F032CA07 ,  5F032CA09 ,  5F032CA17 ,  5F032CA21 ,  5F032DA03 ,  5F032DA12 ,  5F032DA23 ,  5F032DA43 ,  5F032DA53 ,  5F032DA74 ,  5F038CA03 ,  5F038CA05 ,  5F038DF01 ,  5F038DF04 ,  5F038DF05 ,  5F038DF12 ,  5F038EZ06 ,  5F038EZ14 ,  5F048AA01 ,  5F048AC01 ,  5F048BA01 ,  5F048BA16 ,  5F048BG12 ,  5F083AD22 ,  5F083GA06 ,  5F083HA02 ,  5F083HA07 ,  5F083NA01 ,  5F083NA02 ,  5F083PR03 ,  5F083PR21 ,  5F083PR34 ,  5F083PR36 ,  5F110AA01 ,  5F110AA04 ,  5F110AA09 ,  5F110AA30 ,  5F110BB04 ,  5F110BB06 ,  5F110CC02 ,  5F110DD05 ,  5F110EE09 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ23 ,  5F110HL02 ,  5F110NN02 ,  5F110NN62 ,  5F110NN65 ,  5F110NN66 ,  5F110NN72
Patent cited by the Patent：
Cited by examiner (4)
Show all

Return to Previous Page

TOP

BOTTOM