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J-GLOBAL ID：200903034823000054

半導体装置の製造方法

Inventor： 渡野邊 恒
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1996183333
Publication number (International publication number)：1998027845
Application date： Jul. 12, 1996
Publication date： Jan. 27, 1998
Summary：

【要約】【課題】リソグラフィの際の位置合わせのずれの影響が少なく、微細化に適した半導体装置の製造方法を提供する。【解決手段】下層配線層1 を有する半導体基板上にシリコン酸化膜10を形成する工程と、シリコン酸化膜10上にエッチングの選択比の異なるシリコン窒化膜11を形成する工程と、配線層形成予定領域のシリコン窒化膜11を選択的にエッチング除去して溝を形成する工程と、その溝にフォトレジスト12b を形成する工程と、コンタクトホール形成予定領域に穴を有するフォトレジスト13を形成し、その位置のフォトレジスト12b を除去してシリコン酸化膜10を露出させる工程と、フォトレジスト13b 、シリコン窒化膜11をマスクとして、コンタクトホール形成予定領域のシリコン酸化膜10を選択的に除去して下層配線層1 を露出させてコンタクトホールを形成する工程とを備えている。

Claim (excerpt)：

第1導電層を有する半導体基板上の全面に第1絶縁膜を形成する工程と、前記第1絶縁膜上の全面に前記第1絶縁膜とエッチングの選択比の異なる第2絶縁膜を形成する工程と、前記第1導電層上部のコンタクトホール形成予定領域を含む第2導電層形成予定領域に対応した位置の少なくとも前記第2絶縁膜を、選択的にエッチング除去して溝を形成する工程と、少なくとも前記溝にフォトレジストを形成する工程と、前記コンタクトホール形成予定領域に対応した位置の前記フォトレジストのみを選択的に除去して前記第1絶縁膜を露出させ、それ以外の前記第2導電層形成予定領域に対応した位置の前記フォトレジストを残す工程と、異方性エッチングによって、前記コンタクトホール形成予定領域に対応した位置に露出している前記第1絶縁膜を選択的に除去して前記第1導電層を露出させ、コンタクトホールを形成する工程と、前記フォトレジストを除去する工程と、前記コンタクトホール内を含む全面に導電膜を形成し、この導電膜をパターニングして、前記コンタクトホール形成予定領域に対応した位置に前記第1導電層と接続されたコンタクトを形成するとともに前記コンタクトホール形成予定領域以外の前記第2導電層形成予定領域に対応した位置には前記第1導電層とは前記第1絶縁膜を介して離間された第2導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。