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J-GLOBAL ID：200903034908882714

レベルシフト回路

Inventor： 佐 藤 武 久
Applicant, Patent owner： 川崎製鉄株式会社
Agent (1)： 渡辺 望稔 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995252268
Publication number (International publication number)：1997098083
Application date： Sep. 29, 1995
Publication date： Apr. 08, 1997
Summary：

【要約】【課題】電源投入時に貫通電流が流れることを防止することができ、電源投入時の状態を安定させることができるレベルシフト回路を提供すること。【解決手段】第1および第2のP型MOSトランジスタのソースには第2の電源電圧が供給され、第1および第2のN型MOSトランジスタのソースは接地され、第1のP型MOSトランジスタおよび第1のN型MOSトランジスタのドレインは短絡されて第2のP型MOSトランジスタのゲートに入力され、第2のP型MOSトランジスタおよび第2のN型MOSトランジスタのドレインは短絡されて第1のP型MOSトランジスタのゲートに入力され、第1および第2のN型MOSトランジスタのゲートには、それぞれ内部回路の出力信号および内部回路の出力信号の反転信号が入力され、第1および第2のP型MOSトランジスタのゲートのいずれか一方にパワーオン・リセット回路が接続されていることにより、上記課題を解決する。

Claim (excerpt)：

内部回路の出力信号の電圧レベルを第1の電源の電圧レベルから前記第1の電源の電圧レベルよりも高い第2の電源の電圧レベルに変換するレベルシフト回路であって、第1および第2のP型MOSトランジスタと、第1および第2のN型MOSトランジスタと、前記第1の電源よりも前記第2の電源の方が早く投入された場合に、前記第1または第2のP型MOSトランジスタのゲートをローレベルに初期化するパワーオン・リセット回路とを有し、前記第1および第2のP型MOSトランジスタのソースには前記第2の電源電圧が供給され、前記第1および第2のN型MOSトランジスタのソースは接地され、前記第1のP型MOSトランジスタおよび前記第1のN型MOSトランジスタのドレインは短絡されて前記第2のP型MOSトランジスタのゲートに入力され、前記第2のP型MOSトランジスタおよび前記第2のN型MOSトランジスタのドレインは短絡されて前記第1のP型MOSトランジスタのゲートに入力され、前記第1および第2のN型MOSトランジスタのゲートには、それぞれ前記内部回路の出力信号および前記内部回路の出力信号の反転信号が入力され、前記第1および第2のP型MOSトランジスタのゲートのいずれか一方に前記パワーオン・リセット回路が接続されていることを特徴とするレベルシフト回路。

IPC (3)：

H03K 19/0185 ,  H03K 19/003 ,  H03K 19/0948

FI (3)：

H03K 19/00 101 E ,  H03K 19/003 Z ,  H03K 19/094 B