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J-GLOBAL ID：200903035130711271

半導体装置の製造方法

Inventor： 齋藤 勉
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992087400
Publication number (International publication number)：1993291525
Application date： Apr. 09, 1992
Publication date： Nov. 05, 1993
Summary：

【要約】【目的】 スタック容量を有するメモリセルに関し,比較的簡単な工程で庇部分の接続の信頼性が高い蓄積電極を形成可能とすることを目的とする。【構成】 半導体基板1の一表面に積層された絶縁層2および絶縁層2に対して選択的エッチングが可能な層11を貫通する開口を通じて半導体基板1に接触する中心部分30と該中心部分30によって支持されかつ隙間g1を以て前記層11に対して対向する庇部分32とを形成する。次いで, 下層の庇部分31を構成する導電層30を, 少なくとも前記層11および中心部分30を覆うように形成する。この導電層30を, 庇部分32をマスクとして自己整合的にエッチングする。このエッチングの前に, 庇部分32と導電層30との間の隙間に, エッチング耐性のある物質12を充填しておく。そののち, 耐エッチング性物質12および層11を選択的に除去すると, 二重の庇部分31および32を有する蓄積電極3ができあがる。

Claim (excerpt)：

絶縁層によって覆われた半導体基板の一表面に該絶縁層に対して選択的エッチングが可能な第1の層と該第1の層に対して選択的エッチングが可能な第2の層を堆積したのち,該半導体基板表面に画定された領域を表出するように該第2および第1の層ならびに該絶縁層を貫通する開口を形成する工程と,該開口内に表出する該半導体基板表面に接触する部分と該接触部分から該開口の周囲における該第2の層上に延在する部分とを有する第1の導電層を形成したのち,該第2の層を選択的に除去して該第1の層を表出するとともに該第1の導電層の該延在部分と該第1の層との間に該第1の導電層を表出する第1の隙間を形成する工程と,少なくとも該第2の層を除去して表出された該第1の層と該第1の導電層の該延在部分との間に第2の隙間を残す厚さを以て覆い且つ前記第1の隙間内に表出する該第1の導電層と接触する第2の導電層を形成する工程と,該第2の導電層に対するエッチングにおいて耐性を示す物質を該第2の隙間に充填したのち該第1の導電層の該延在部分をマスクとして該第2の導電層を選択的にエッチングして該延在部分と該第1の層との間に該第2の導電層の一部を残す工程と,該第2の隙間に充填された前記物質と該第1の層とを選択的に除去して該第2の隙間を復元するとともに前記残された該第2の導電層の一部と該絶縁層との間に第3の隙間を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 27/108 ,  H01L 21/302 ,  H01L 21/318 ,  H01L 27/04