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J-GLOBAL ID：200903035175386762

超電導体およびその製造方法

Inventor：
母倉 修司

About 母倉 修司

, 
大松 一也

About 大松 一也


Applicant, Patent owner：
住友電気工業株式会社

About 住友電気工業株式会社


Agent (6)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
Gazette classification：公開公報
Application number (International application number)：2003324167
Publication number (International publication number)：2005093205
Application date： Sep. 17, 2003
Publication date： Apr. 07, 2005
Summary：
【課題】 積層成膜法において、超電導層の層厚を大きくしてもJcの減少が小さく、Icが増大する超電導体およびその製造方法を提供する。【解決手段】 下地層1に2回以上の成膜により超電導層2を形成する超電導体100の製造方法であって、各回の成膜における超電導膜の膜厚を0.3μm以下とすることを特徴とする超電導体100の製造方法。下地層1に3回以上の成膜により層厚が0.75μm〜3.0μmの超電導層2が形成されている超電導体100であって、各回の成膜における超電導膜の膜厚が0.3μm以下である超電導体100。【選択図】 図1
Claim (excerpt)：
下地層に2回以上の成膜により超電導層を形成する超電導体の製造方法であって、各回の成膜における超電導膜の膜厚を0.3μm以下とすることを特徴とする超電導体の製造方法。
IPC (3)：
H01B12/06 ,  H01B13/00 ,  H01L39/24
FI (3)：
H01B12/06 ,  H01B13/00 565D ,  H01L39/24 B
F-Term (24)：
4K029AA02 ,  4K029AA24 ,  4K029BA50 ,  4K029BB02 ,  4K029BC04 ,  4K029CA02 ,  4K029DB20 ,  4K029EA01 ,  4K029EA02 ,  4M113AD36 ,  4M113AD37 ,  4M113AD39 ,  4M113AD40 ,  4M113BA04 ,  4M113BA21 ,  4M113CA33 ,  4M113CA34 ,  5G321AA01 ,  5G321CA20 ,  5G321CA24 ,  5G321CA27 ,  5G321DB36 ,  5G321DB37 ,  5G321DB41
Patent cited by the Patent：
Cited by examiner (6)
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