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J-GLOBAL ID：200903035296984292

半導体集積回路装置の製造方法

Inventor： 青木 英雄
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1995217953
Publication number (International publication number)：1997064303
Application date： Aug. 25, 1995
Publication date： Mar. 07, 1997
Summary：

【要約】【目的】 キャパシタ・オーバー・ビットライン(COB)構造のメモリセルを有するDRAMの製造工程を低減する。また、メモリセルの領域に形成される接続孔と周辺回路の領域に形成される接続孔のアスペクト比の差を小さくする。【構成】 周辺回路の第1層目の配線20、21とメモリセルの情報蓄積用容量素子の上部電極19とを同層の配線材料を使って同時に形成し、周辺回路の第2層目の配線27と上部電極19上の配線25とを同層の配線材料を使って同時に形成する。

Claim (excerpt)：

半導体基板上に形成したメモリセル選択用MISFETの上部にビット線を配置し、前記ビット線の上部に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン構造のメモリセルを備えたDRAMを有する半導体集積回路装置の製造方法であって、(a)半導体基板上に堆積した第1導電膜をパターニングして、メモリセル選択用MISFETのゲート電極および周辺回路のMISFETのゲート電極を形成する工程、(b)前記メモリセル選択用MISFETおよび前記周辺回路のMISFETの上層に堆積した第1絶縁膜を開孔して、前記メモリセル選択用MISFETのソース、ドレイン領域の一方に達する第1接続孔を形成する工程、(c)前記第1接続孔の内部を含む前記第1絶縁膜の上層に堆積した第2導電膜をパターニングして、前記第1接続孔を通じて前記メモリセル選択用MISFETのソース、ドレイン領域の一方に接続されるビット線を形成する工程、(d)前記ビット線の上層に堆積した第2絶縁膜および前記第1絶縁膜を開孔して、前記メモリセル選択用MISFETのソース、ドレイン領域の他方に達する第2接続孔を形成する工程、(e)前記第2接続孔の内部を含む前記第2絶縁膜の上層に堆積した第3導電膜をパターニングして、前記第2接続孔を通じて前記メモリセル選択用MISFETのソース、ドレイン領域の他方に接続される情報蓄積用容量素子の下部電極を形成する工程、(f)前記下部電極の上層に情報蓄積用容量素子の容量絶縁膜を堆積した後、前記容量絶縁膜、前記第2絶縁膜および前記第1絶縁膜を開孔して、前記周辺回路のMISFETに達する第3接続孔を形成する工程、(g)前記第3接続孔の内部を含む前記容量絶縁膜上に堆積した第4導電膜をパターニングして、情報蓄積用容量素子の上部電極と、前記第3接続孔を通じて前記周辺回路のMISFETに接続される第1配線とを形成する工程、(h)前記上部電極および前記第1配線の上層に堆積した第3絶縁膜を開孔して、前記上部電極に達する第4接続孔と、前記第1配線に達する第5接続孔とを形成する工程、(i)前記第4接続孔および第5接続孔の内部を含む前記第3絶縁膜上に堆積した第5導電膜をパターニングして、前記第4接続孔を通じて前記上部電極に接続される第2配線と、前記第5接続孔を通じて前記第1配線に接続される第3配線とを形成する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

FI (2)：

H01L 27/10 681 B ,  H01L 27/10 681 F