Pat
J-GLOBAL ID：200903035309530881
薄膜トランジスタマトリクス装置及びその製造方法
Inventor：
,
,
,
,
,
,
Applicant, Patent owner：
Agent (1)：
北野 好人
Gazette classification：公開公報
Application number (International application number)：1992348260
Publication number (International publication number)：1994202153
Application date： Dec. 28, 1992
Publication date： Jul. 22, 1994
Summary：
【要約】【目的】本発明は、製造工程を簡略化して低価格化を実現すると共に、蓄積容量の特性変動を防止して高性能化を実現することができるTFTマトリクス装置及びその製造方法を提供することを目的とする。【構成】ゲート端子部は、ゲート端子下部電極12dと、その上のゲート絶縁膜14aと共通の層をなす絶縁膜14及びパッシベーション膜30に開口されたコンタクトホール32dを介してゲート端子下部電極12d上に積層され、画素電極34aと同一材料の透明電極からなるゲート端子上部電極34cとから構成され、蓄積容量部は、Cs電極12bと、その上の絶縁膜14及びi型a-Si層16からなる誘電体膜24と、その上のn+ 型a-Si層20及び金属層22からなる対向電極26とから構成され、この対向電極26はパッシベーション膜30に開口されたコンタクトホール32bを介して画素電極34aに接続する。
Claim (excerpt)：
透明絶縁基板と、前記透明絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して形成された半導体活性層と、前記半導体活性層上に半導体接合層を介して形成された相対するソース電極及びドレイン電極と、前記ソース電極及びドレイン電極を覆うパッシベーション膜とを有する薄膜トランジスタ部と、前記薄膜トランジスタ部の前記ソース電極に接続して形成された画素電極を有する画素部と、前記画素部の前記画素電極に接続して設けられた蓄積容量部と、前記薄膜トランジスタ部の前記ゲート電極にゲートバスラインを介して接続されたゲート端子部と、前記薄膜トランジスタ部の前記ドレイン電極にドレインバスラインを介して接続されたドレイン端子部とを備えた薄膜トランジスタマトリクス装置において、前記蓄積容量部が、前記透明絶縁基板上に形成され、前記ゲート電極と同一材料の金属層からなる蓄積容量電極と、前記蓄積容量電極上に形成され、前記ゲート絶縁膜と共通の層をなす絶縁膜及び前記半導体活性層と同一材料のノンドープ半導体層からなる誘電体膜と、前記誘電体膜上に形成され、前記半導体接合層と同一材料の不純物半導体層並びに前記ソース電極及びドレイン電極と同一材料の金属層からなる対向電極とを有すると共に、前記対向電極が、前記パッシベーション膜と共通の層をなす保護膜に開口されたコンタクトホールを介して、前記画素電極に接続されていることを特徴とする薄膜トランジスタマトリクス装置。
IPC (2)：
G02F 1/136 500
, H01L 29/784
