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J-GLOBAL ID：200903035414270038

半導体装置の製造方法

Inventor： 山川 義昭
Applicant, Patent owner： 関西日本電気株式会社
Agent (1)： 江原 省吾 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992138203
Publication number (International publication number)：1993335296
Application date： May. 29, 1992
Publication date： Dec. 17, 1993
Summary：

【要約】 (修正有)【目的】 表裏面各電極を電気的接続する貫通孔を有する半導体装置において、貫通孔のエッチング時の逆テーパ面によって生じる空隙を除去して表面電極の膨れを防止し得る半導体装置の製造方法を提供する。【構成】 表面電極Sを被着した半導体基板1を裏面側からエッチングして貫通孔1aを穿設し、その貫通孔1a内を含めて裏面電極6を半導体基板1に被着・形成して表裏面各電極S、6を電気的接続するにあたり、貫通孔形成予定部に予め基板表面側から貫通孔内側壁のテーパ面1bに対して逆テーパの傾斜を持つ凹部1dを穿設した後、表面電極Sを被着・形成し、その後、半導体基板1を裏面側からエッチングして貫通孔1aを穿設し、裏面電極6を半導体基板1に被着・形成する。

Claim (excerpt)：

表面電極を被着した半導体基板を裏面側からエッチングして貫通孔を穿設し、その貫通孔内を含めて裏面電極を上記半導体基板に被着・形成して表裏面各電極を電気的に接続するにあたり、上記貫通孔形成予定部に予め基板表面側から貫通孔内側壁のテーパ面に対して逆テーパの傾斜を持つ凹部を穿設した後、表面電極を上記凹部内も含めて被着・形成し、その後、上記半導体基板を裏面側からエッチングして上記凹部に連結する貫通孔を穿設し、その貫通孔内を含めて裏面電極を上記半導体基板に被着・形成することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/306 ,  H01L 29/44 ,  H01L 21/338 ,  H01L 29/812