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J-GLOBAL ID：200903035471875264

半導体集積回路

Inventor： 豊田 憲二
Applicant, Patent owner： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992071964
Publication number (International publication number)：1993276014
Application date： Mar. 30, 1992
Publication date： Oct. 22, 1993
Summary：

【要約】【目的】ICの出力回路形式に対するユーザーの希望に対して、製品状態で制御信号のみにより対応し、製造管理の容易化、コスト低減を図り、ユーザーに対するタイムリーな製品供給、ユーザー自身による仕様の変更を可能とする。【構成】電源ノードと出力端子10との間に接続されたPMOSトランジスタ11と、出力端子と接地ノードの間に接続され、ゲートにデータ信号が供給されるNMOSトランジスタ12と、出力端子の電位が電源電位より高いか低いかに応じて出力端子の電位または電源電位を選択して出力し、PMOSトランジスタのバックゲートに供給する回路13と、制御信号入力が第1の論理レベルの時にはPMOSトランジスタをオフ状態にし、制御信号入力が第2の論理レベルの時にはデータ信号に対応してPMOSトランジスタをオン/オフ制御する回路14とを具備することを特徴とする。

Claim (excerpt)：

電源ノードと出力端子との間にソース・ドレイン間が接続され、バックゲート・バイアスが制御されるプルアップ用のPMOSトランジスタと、前記出力端子と接地ノードの間にドレイン・ソース間が接続され、ゲートにデータ信号が供給されるプルダウン用のNMOSトランジスタと、前記出力端子の電位が前記電源ノードの電位より高いか低いかに応じて上記出力端子の電位または前記電源ノードの電位を選択して出力し、前記PMOSトランジスタのバックゲートに供給するバックゲート・バイアス制御回路と、制御信号入力が第1の論理レベルの時には前記PMOSトランジスタをオフ状態に制御し、上記制御信号入力が第2の論理レベルの時には前記データ信号に対応して前記PMOSトランジスタをオン/オフ制御するPMOSトランジスタゲート制御回路とを具備することを特徴とする半導体集積回路。

IPC (2)：

H03K 19/0944 ,  H03K 19/0175

FI (2)：

H03K 19/094 A ,  H03K 19/00 101 J