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J-GLOBAL ID：200903035639530519

半導体論理装置

Inventor： 中川 博雅 ,  山田 朗 ,  大崎 暁寿
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 高田 守
Gazette classification：公開公報
Application number (International application number)：1992209939
Publication number (International publication number)：1994058997
Application date： Aug. 06, 1992
Publication date： Mar. 04, 1994
Summary：

【要約】【目的】 論理回路及びその入出力両側に付随しているラッチ回路で構成されるインタフェイス部分を信号が通過する所要時間を正確に把握し得る半導体論理装置の提供を目的とする。【構成】 第1のクロック信号CLK2に同期して信号をラッチして論理回路としてのメモリ26に入力する第1のラッチ回路100, 101, 13と、メモリ26から出力された信号を第2のクロック信号CLK4に同期してラッチして出力する第2のラッチ回路19とを備え、更に第1のクロック信号CLK2と制御信号TEST1 とが入力され、制御信号TEST1 が有意である場合はメモリ26に入力されるべき信号が与えられた場合に第1のクロック信号CLK2には拘わらず直ちにメモリ26に入力させるORゲート27と、第2のクロック信号CLK4と制御信号TEST1 とが入力され、制御信号TEST1 が有意である場合はメモリ26から出力される信号が与えられた場合に第2のクロック信号CLK4には拘わらず直ちに出力させるORゲート28とを備えている。

Claim (excerpt)：

入力信号を論理処理してその結果の信号を出力する論理回路と、前記論理回路に入力されるべき信号を第1のクロック信号に同期してラッチして前記論理回路に入力する第1のラッチ回路と、前記論理回路から出力された信号を第2のクロック信号に同期してラッチして出力する第2のラッチ回路とを備えた半導体論理装置において、前記第1のクロック信号とこれとは異なる制御信号とを入力し、前記制御信号が有意である場合は前記論理回路に入力されるべき信号が与えられた場合に前記第1のクロック信号には拘わらず直ちに前記論理回路に入力させ、前記制御信号が有意でない場合は前記論理回路に入力されるべき信号を前記第1のクロック信号に同期してラッチして前記論理回路に入力させるように前記第1のラッチ回路を制御する手段と、前記第2のクロック信号と前記制御信号とを入力し、前記制御信号が有意である場合は前記論理回路から出力される信号が与えられた場合に前記第1のクロック信号には拘わらず直ちに出力させ、前記制御信号が有意でない場合は前記論理回路から出力される信号を前記第1のクロック信号に同期してラッチして出力させるように前記第2のラッチ回路を制御する手段とを備え、前記制御信号を有意にすることにより、前記第1のラッチ回路に信号が与えられた時点から前記第2のラッチ回路から信号が出力される時点までの所要時間を評価すべくなしてあることを特徴とする半導体論理装置。

IPC (6)：

G01R 31/28 ,  G06F 11/30 320 ,  G06F 15/78 510 ,  G06F 15/78 ,  G11C 29/00 303 ,  H03K 19/00