Pat

J-GLOBAL ID：200903035646876137

アナログ電流メモリ装置

Inventor： ジョン バリー ヒューズ ,  ケニース ウィリアム モールディング
Applicant, Patent owner： フィリップス エレクトロニクス ネムローゼ フェンノートシャップ
Agent (1)： 杉村 暁秀 (外5名)
Gazette classification：公開公報
Application number (International application number)：1994005827
Publication number (International publication number)：1994236697
Application date： Jan. 24, 1994
Publication date： Aug. 23, 1994
Summary：

【要約】【目的】 出力電流に誤差が発生するおそれの少ないアナログ電流メモリ装置を提供する。【構成】 第1(粗)電流メモリセル(T31,S31,C31) は、クロック位相φ1a中の入力電流を感知し、クロック位相φ1b及びφ2 中に感知された電流を再生させる。第2(密)電流メモリセル(T32,S32,C32) は、基準電圧VR をトランジスタT32 のゲートに印加する位相φ1a中に電流源として作用する。第2電流メモリセルは、位相φ1b中に入力電流と第1電流メモリセルの出力との差を感知し、位相φ2 中に感知された電流を再生させる。位相φ2 中、入力スイッチS30 を開くとともに出力スイッチS34 を閉じることにより、第1及び第2電流メモリセルの合成された出力を、出力端子33に供給する。

Claim (excerpt)：

入力電流が供給される入力端子と、前記入力電流又は前記入力電流に関連する電流を再生させる出力電流用の出力端子と、第1電流メモリセル及び第2電流メモリセルと、電流合成手段とを具えるアナログ電流メモリ装置において、前記第1電流メモリセルが、クロック周期の第1部分の第1サブ部分中に前記入力電流を感知する手段と、前記クロック周期の第1部分の第2サブ部分中に出力電流として前記感知された電流を再生させる手段とを具え、前記第2電流メモリセルが、前記第2サブ部分中で前記入力電流と前記第1電流メモリセルの出力電流との和を感知する手段を具え、前記第1電流メモリセル及び第2電流メモリセルがそれぞれ、前記クロック周期の第2サブ部分中及び/又は前記クロック周期の第2部分中に第1出力サブ電流及び第2出力サブ電流を発生させるために、入力端子において感知される電流を再生させる手段を具え、前記電流合成手段を、前記第1出力サブ電流と第2出力サブ電流とを合成するために配置し、合成されたサブ電流を電流出力に供給する手段を設けたことを特徴とするアナログ電流メモリ装置。