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J-GLOBAL ID：200903035848260014

メモリ制御方式

Inventor： 柴田 泰秀
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1992174621
Publication number (International publication number)：1994019776
Application date： Jul. 02, 1992
Publication date： Jan. 28, 1994
Summary：

【要約】【目的】 メモリ制御方式に関し,クロック周波数を低速に切り換えたとき,装置の処理能力の低下を防止するメモリ制御方式を提供することを目的とする。【構成】 指定手段はクロックの速度を高速又は低速に指定し,計数手段は記憶手段が起動されてから後に発生するクロック数を計数し,第1の決定手段は装置が高速クロックで動作時には記憶手段が起動されてから有効なデータが読み出される迄の期間において計数手段が計数する計数値に基づいて,読出しデータが有効となるタイミングを決定し,第2の決定手段は装置が低速クロックで動作時には,高速クロックで動作時における計数値より小さい計数値に基づいて,読出しデータが有効となるタイミングを決定し,選択手段は指定手段の指定に基づいて,第1の決定手段または第2の決定手段によって決定されるタイミングを選択し,情報処理装置は記憶手段から読み出されたデータを,選択手段によって選択されたタイミングに基づいて,読み取って処理を行うように構成する。

Claim (excerpt)：

起動されてから所定時間後に有効なデータを読み出す記憶手段(50)を有する情報処理装置において,前記情報処理装置が動作するクロックの速度を第1の速度,またはそれより低速な第2の速度に指定する指定手段(60)と前記記憶手段(50)が起動されてから後に発生するクロック数を計数する計数手段(10)と,情報処理装置が第1のクロック速度で動作時には,前記記憶手段(50)が起動されてから有効なデータが読み出される迄の期間において該計数手段(10)が計数する計数値に基づいて,該記憶手段(50)から読み出されたデータが有効となるタイミングを決定する第1の決定手段(41)と,情報処理装置が第2のクロック速度で動作時には,第1の速度で動作時において該計数手段(10)が計数する値より小さい計数値に基づいて,前記記憶手段(50)から読み出されたデータが有効となるタイミングを決定する第2の決定手段(42)と,該指定手段(10)の指定に基づいて,第1の決定手段(41)または第2の決定手段(42)によって決定されるタイミングを選択する選択手段(40) とを設け,前記情報処理装置は,前記記憶手段(50)から読み出されたデータを,該選択手段(40) によって選択されたタイミングに基づいて,読み取って処理を行うことを特徴とするメモリ制御方式。

IPC (2)：

G06F 12/00 564 ,  G06F 12/16 340