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J-GLOBAL ID：200903035924619620

薄膜トランジスタおよびその製造方法

Inventor： 櫻井 淳 ,  宮本 育昌
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 本庄 富雄
Gazette classification：公開公報
Application number (International application number)：1994302774
Publication number (International publication number)：1996139336
Application date： Nov. 10, 1994
Publication date： May. 31, 1996
Summary：

【要約】【目的】 半導体膜のパターニングを行うことなく、素子間を分離するようにして、フォトリソグラフィの回数を減らすこと。【構成】 絶縁性基板1上に、アモルファス・シリコン等の半導体膜を形成し、その中に、不純物を導入したソース・ドレイン領域8,9と、不純物を導入しない動作層7,分離層10を設ける。動作層7,ソース・ドレイン領域9,分離層10は、ソース・ドレイン領域8を中心として、その外側を順次環状に囲むように形成する。該半導体膜上にはゲート絶縁膜3を挟んで、それぞれ動作層7と分離層10に対向した環状のゲート電極5としゃへい電極6を設ける。そして、しゃへい電極6には、分離層10を高抵抗化するような一定の電圧(例えば、0V)を印加して、隣接する素子との間の分離を行う。

Claim (excerpt)：

絶縁性基板上に形成され、第1のソース・ドレイン領域と、該第1のソース・ドレイン領域の外側を環状に囲む動作層と、該動作層の外側を環状に囲む第2のソース・ドレイン領域と、該第2のソース・ドレイン領域を環状に囲む分離層とを有する半導体膜と、該半導体膜上に形成したゲート絶縁膜と、前記ゲート絶縁膜上において前記動作層に対向して前記第1のソース・ドレイン領域の外側を環状に囲むように形成したゲート電極と、前記ゲート絶縁膜上において前記分離層に対向して前記第2のソース・ドレイン領域の外側を環状に囲むように形成し、かつ、前記分離層を高抵抗化するような電圧を印加するようにしたしゃへい電極とを具えたことを特徴とする薄膜トランジスタ。

FI (2)：

H01L 29/78 626 Z ,  H01L 29/78 621