Pat

J-GLOBAL ID：200903035961399185

DLL回路

Inventor： 藤原 秀雄
Applicant, Patent owner： 株式会社リコー
Agent (1)： 青山 葆 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000286975
Publication number (International publication number)：2002100980
Application date： Sep. 21, 2000
Publication date： Apr. 05, 2002
Summary：

【要約】【課題】 グリッチの発生しないクロック位相同期装置を提供する。【解決手段】 本発明のDLL回路は、入力端子に入力される基準クロック信号と、クロックツリーの末端よりフィードバックされてくる遅延された基準クロック信号との位相のずれに応じて段階的に特定される時間だけ遅延した基準クロック信号を出力する遅延クロック信号出力回路と、上記遅延クロック信号出力回路の出力する基準クロック信号の遅延時間が変更された場合に、一定の期間だけ作動するデータラッチ回路を備えたことを特徴とする。

Claim (excerpt)：

基準クロック信号と、後段に接続される回路の所定位置からフィードバック入力されるクロック信号との位相のずれを無くすように、互いに異なる複数の遅延時間の内から選択した遅延時間だけ上記基準クロック信号を遅延して出力する出力回路を備えるDLL回路であって、上記出力回路の出力する遅延した基準クロック信号を上記後段に接続される回路に出力する回路であって、上記出力回路が選択する遅延時間を切り換えた場合、切り換え直後から所定時間だけ信号値の変移を無効にし、上記所定時間の経過後に、再び、上記出力回路から出力される信号を通過させるマスク回路を備えたことを特徴とするDLL回路。

IPC (3)：

H03L 7/081 ,  G06F 1/10 ,  H03K 5/13

FI (3)：

H03K 5/13 ,  H03L 7/08 J ,  G06F 1/04 330 A

F-Term (23)：

5B079CC02 ,  5B079CC08 ,  5B079CC14 ,  5B079DD05 ,  5B079DD06 ,  5B079DD08 ,  5B079DD13 ,  5B079DD17 ,  5J001BB00 ,  5J001BB02 ,  5J001BB14 ,  5J001BB21 ,  5J001CC00 ,  5J001DD09 ,  5J106AA04 ,  5J106CC24 ,  5J106CC58 ,  5J106CC59 ,  5J106DD09 ,  5J106DD19 ,  5J106DD38 ,  5J106DD42 ,  5J106KK24