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J-GLOBAL ID：200903036092450333

半導体出力バツフア回路

Inventor： 和深 裕
Applicant, Patent owner： 九州日本電気株式会社
Agent (1)： 内原 晋
Gazette classification：公開公報
Application number (International application number)：1991188509
Publication number (International publication number)：1993037345
Application date： Jul. 29, 1991
Publication date： Feb. 12, 1993
Summary：

【要約】【目的】TTLインターフェースとCMOSインターフェースを切り換えて使用し、かつ、高速で動作する半導体集積回路の出力バッファにおいて、集積回路の誤動作の原因である信号変化時のオーバーシュート、アンダーシュートを低減し、かつ、信号伝搬時間を小さくし高速の出力バッファ回路を実現する。【構成】信号伝送路の特性インピーダンスに等しい出力抵抗を持つ最終段トランジスタP11,N11と並列に、同一の出力抵抗を持つ補助トランジスタP12,N12を設け、入力信号I11を入力としパルス発生回路により出力点O12の変化時の所定時間のみP12,N12を導通状態とする補助制御回路G13,G14を持ち、更に、補助駆動回路G13,G14において、その動作を禁止し、P12とN12を個別に非導通状態とし、TTLインターフェースとCMOSインターフェースに対応して出力バッファの駆動能力を切り換える制御信号入力C11,C12とを有している。

Claim (excerpt)：

第1の電源と出力端子との間に接続された第1のPチャネルMOSトランジスタおよび第2の電源と出力端子との間に接続された第1のNチャネルMOSトランジスタとを有する第1のCMOS出力回路が、前記第1のPチャネルMOSトランジスタと前記第1のNチャネルMOSトランジスタのゲートに与えられる駆動回路からの入力信号のレベルに応じて相補的に導通制御されて、前記出力端子に接続された信号伝送路を含む出力負荷を駆動する半導体出力バッファ回路において、前記第1のPチャネルMOSトランジスタおよび第1のNチャネルMOSトランジスタが前記信号伝送路の特性インピーダンスに等しい出力抵抗を有し、かつ前記第1のPチャネルMOSトランジスタと並列に第1の電源と出力端子との間に接続された第2のPチャネルMOSトランジスタおよび前記第1のNチャネルMOSトランジスタと並列に第2の電源と出力端子との間に接続された第2のNチャネルMOSトランジスタを有する第2のCMOS出力回路と、前記第2のPチャネルMOSトランジスタのゲートに接続されて第2のPチャネルMOSトランジスタの導通期間を決定するパルス発生回路を含む第1の補助駆動回路と、前記第2のNチャネルMOSトランジスタのゲートに接続されて第2のNチャネルMOSトランジスタの導通期間を決定するパルス発生回路を含む第2の補助駆動回路とを付加したことを特徴とする半導体出力バッファ回路。