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J-GLOBAL ID：200903036226625747

半導体記憶装置、および半導体記憶装置におけるヒューズの切断不良判定方法

Inventor： 池田 勇人
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998006396
Publication number (International publication number)：1999203888
Application date： Jan. 16, 1998
Publication date： Jul. 30, 1999
Summary：

【要約】【課題】 プログラム回路におけるヒューズの切断不良の有無を判定し、切断不良がある場合にはそのヒューズを再切断することが可能なDRAMを提供する。【解決手段】 パッド41と、パッド41と判定ノード11との間にNMOSトランジスタ51とを設ける。パッド41に所定の電圧を印加し、かつトランジスタ51をオンにしててヒューズ20a〜29a、20b〜29bに流れる電流をモニタすることにより切断不良の有無を判定する。切断不良がある場合には、パッド41にパルス状の高電圧を印加し、一部残った接続部を電流のジュール熱により溶断する。

Claim (excerpt)：

冗長回路と、不良アドレスがプログラム可能であって、入力アドレスがそのプログラムされた不良アドレスと一致するとき前記冗長回路を活性化するプログラム回路とを備え、前記プログラム回路は、前記冗長回路を活性化するか否かを判定するための信号が生成される判定ノードと、各々が前記判定ノードに接続された複数のヒューズと、前記複数のヒューズに対応して設けられ、各々が対応するヒューズと直列に接続されかつ前記入力アドレスの対応するビットの信号またはその信号と相補的な信号を受けるゲートを有する複数のトランジスタと、パッドと、前記判定ノードと前記パッドとの間に接続され、所定のテスト信号に応答してオンになるスイッチング手段とを含む、半導体記憶装置。

IPC (4)：

G11C 29/00 603 ,  G11C 29/00 ,  G11C 11/401 ,  H01L 21/82

FI (5)：

G11C 29/00 603 L ,  G11C 29/00 603 P ,  G11C 11/34 371 D ,  G11C 11/34 371 A ,  H01L 21/82 R