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J-GLOBAL ID：200903036293575630
半導体装置およびその製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1994025818
Publication number (International publication number)：1995235607
Application date： Feb. 24, 1994
Publication date： Sep. 05, 1995
Summary：
【要約】【目的】本来低抵抗化のために最も好ましいチタンシリサイド膜をN型シリコン面に被着し、安定した低抵抗値を得、また製造工程を簡素化しかつPチャネル型FETおよびNチャネル型FETの両FETの抵抗値を低減することができるCMOS構造を得る。【構成】シリコン基板全面上に、チタン膜17およびタングステン膜18を積層形成し、アニールすることにより、NチャネルFET30のソース、ドレイン領域となるN型不純物拡散層33,33およびN型シリコンゲート電極34、ならびにPチャネルFET40のソース、ドレイン領域となるP型不純物拡散層43,43およびP型シリコンゲート電極44のそれぞれの上に、サリサイド法によりチタンシリサイド膜27およびタングステンシリサイド膜28を同時に選択的に形成する。
Claim (excerpt)：
単結晶シリコン基板のN型不純物領域と、前記シリコン基板上に絶縁膜を介して形成されたN型不純物を含有する多結晶シリコン電極配線とを設けた半導体装置において、前記N型不純物領域および前記多結晶シリコン電極配線の表面に被着する下層シリサイド膜と、前記下層シリサイド膜の表面に被着する上層シリサイド膜とを有し、前記下層シリサイド膜はチタンシリサイド膜であり、前記上層シリサイド膜はタングステン、モリブデンもしくはタンタルまたはこれらの合金のシリサイド膜であることを特徴とする半導体装置。
IPC (4)：
H01L 21/8238
, H01L 27/092
, H01L 21/28 301
, H01L 21/3205
H01L 27/08 321 F
, H01L 21/88 R
, H01L 27/08 321 E
, H01L 27/08 321 D
