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J-GLOBAL ID：200903036376704416

フラッシュメモリおよびその製造方法

Inventor： 小山 健一 ,  久宗 義明
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 渡辺 勝 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998345771
Publication number (International publication number)：2000174144
Application date： Dec. 04, 1998
Publication date： Jun. 23, 2000
Summary：

【要約】【課題】 本発明は、微細化・高集積化した場合であっても、読み出し電流特性に優れ、多値化にも対応しうるフラッシュメモリ、およびその製造方法を提供することを目的とする。【解決手段】 フローティングゲート12、コントロールゲート11、消去ゲート13を備えたフラッシュメモリにおいて、半導体基板1の表面を区画するストライプ状の素子間分離膜2の幅W1より、素子間分離膜間距離Wの方を大きくして、チャネル幅であるフローティングゲート12の底部幅をWとし、かつコントロールゲート11と向かい合う上部幅より広くなるようにする。

Claim (excerpt)：

半導体基板表面に設けられたソース・ドレイン領域である埋め込み拡散層と、半導体基板表面を区画するストライプ状の素子間分離膜と、この素子間分離膜で区画された領域の前記埋め込み拡散層の間に設けられたチャネル領域と、このチャネル領域の少なくとも一部をゲート絶縁膜を介して覆う島状のフローティングゲートと、このフローティングゲートの上方に絶縁膜を介して前記素子間分離膜と同方向のストライプ状に設けられたコントロールゲートと、このフローティングゲートおよびコントロールゲートと絶縁膜を介して前記素子間分離膜と同方向のストライプ状に設けられた消去ゲートを備え、データの消去が、前記フローティングゲートから前記消去ゲートへの電子引き抜きによって行われるフラッシュメモリにおいて、前記素子間分離膜のストライプ幅よりこの素子間分離膜で区画されたストライプ間距離の方が大きく、チャネル幅を決める前記フローティングゲートの底部幅はこのストライプ間距離と等しくかつ前記コントロールゲートと向かい合う上部幅より広いことを特徴とするフラッシュメモリ。

IPC (4)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2)：

H01L 29/78 371 ,  H01L 27/10 434

F-Term (31)：

5F001AA30 ,  5F001AB07 ,  5F001AB20 ,  5F001AC02 ,  5F001AC06 ,  5F001AD12 ,  5F001AD51 ,  5F001AD52 ,  5F001AD60 ,  5F001AF20 ,  5F001AG02 ,  5F001AG12 ,  5F001AG21 ,  5F083EP02 ,  5F083EP22 ,  5F083EP30 ,  5F083ER02 ,  5F083ER09 ,  5F083ER14 ,  5F083ER18 ,  5F083ER22 ,  5F083GA09 ,  5F083GA30 ,  5F083KA01 ,  5F083LA16 ,  5F083NA02 ,  5F083PR09 ,  5F083PR12 ,  5F083PR21 ,  5F083PR36 ,  5F083ZA21