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J-GLOBAL ID：200903036477702945

半導体集積回路装置

Inventor： 鹿谷 順一 ,  筬島 亨
Applicant, Patent owner： 富士通株式会社
Agent (1)： 伊東 忠彦
Gazette classification：公開公報
Application number (International application number)：1992189580
Publication number (International publication number)：1993190817
Application date： Jul. 16, 1992
Publication date： Jul. 30, 1993
Summary：

【要約】【目的】 マスタスライス型半導体集積回路や、複合化LSI等、基本セルを搭載してなる半導体集積回路に関し、論理ユニットセルの配置及び配線チャネル領域の選択について、高い自由度を確保し、かつ、論理ユニットセルや、RAMセルや、ROMセル等を作成する場合の基本セルの使用効率を高くすると共に、基本セル領域のトランジスタのチャネル幅を小さくして、高集積化を図る。【構成】 第1の方向に並ぶ第1のトランジスタ(61)と第2のトランジスタ(62)とを有し、第1および第2のトランジスタはそれぞれ第1の方向に直交する第2の方向に延びる第1および第2のゲート電極(47,48)を有し、第1のゲート電極(47)に第1の方向に並ぶ2つのゲートコンタクト(55,56)が可能な第1の部分(50)を設け、第2のゲート電極(48)に第1の方向に並ぶ2つのゲートコンタクト(59,60)が可能な第2の部分(54)を設けた構成とする。

Claim (excerpt)：

第1の方向に並ぶ第1のトランジスタ(61)と第2のトランジスタ(62)とを有し、第1および第2のトランジスタはそれぞれ第1の方向に直交する第2の方向に延びる第1および第2のゲート電極(47,48)を有し、第1のゲート電極(47)は第1の方向に並ぶ2つのゲートコンタクト(55,56)が可能な第1の部分(50)を有し、第2のゲート電極(48)は第1の方向に並ぶ2つのゲートコンタクト(59,60)が可能な第2の部分(54)を有することを特徴とする半導体集積回路装置。

IPC (4)：

H01L 27/118 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 27/10 471

FI (2)：

H01L 21/82 M ,  H01L 21/88 Z

Patent cited by the Patent：

Cited by examiner (3)

• 特開平2-003279
  
• 特開平3-072678
  
• 特開平4-354370