Pat
J-GLOBAL ID：200903036546699510
半導体装置の素子分離領域の形成方法
Inventor：
Applicant, Patent owner：
Agent (1)：
佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1994164262
Publication number (International publication number)：1996031811
Application date： Jul. 15, 1994
Publication date： Feb. 02, 1996
Summary：
【要約】【目的】 レジスト膜での定在波効果を低減し、しかもエッチング精度も向上させ、結果的に、高精度なパターン幅のLOCOSを形成することができる半導体装置の素子分離領域の形成方法を提供すること。【構成】 半導体基板10の表面に、パッド膜12を形成する。次に、パッド膜12の上に、酸化防止膜14を形成する。次に、酸化防止膜14の上に反射防止膜16を形成する。次に、反射防止膜16の上にレジスト膜18を形成し、このレジスト膜18を、素子分離領域22のパターンでフォトリソグラフィー加工し、レジスト膜18を用いて、反射防止膜16、酸化防止膜14およびパッド膜12をエッチング加工し、レジスト膜18を除去し、酸化防止膜14で覆われていない半導体基板の表面を熱酸化して素子分離領域22を形成する。
Claim (excerpt)：
半導体基板の表面に、パッド膜を形成する工程と、上記パッド膜の上に、酸化防止膜を形成する工程と、上記酸化防止膜の上に反射防止膜を形成する工程と、上記反射防止膜の上にレジスト膜を形成し、このレジスト膜を、素子分離領域のパターンでフォトリソグラフィー加工する工程と、上記レジスト膜を用いて、上記反射防止膜、酸化防止膜およびパッド膜をエッチング加工する工程と、上記レジスト膜を除去し、酸化防止膜で覆われていない半導体基板の表面を熱酸化して素子分離領域を形成する工程とを有する半導体装置の素子分離領域の形成方法。
IPC (2)：
H01L 21/316
, H01L 21/762
H01L 21/94 A
, H01L 21/76 D
