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J-GLOBAL ID：200903037218512409
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
柏谷 昭司 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994213439
Publication number (International publication number)：1996078360
Application date： Sep. 07, 1994
Publication date： Mar. 22, 1996
Summary：
【要約】【目的】 配線の形成方法に特徴を有する半導体装置の製造方法に関し、予め形成されたソース領域、ドレイン領域等のpn接合を破壊することなく、Si領域の上に低抵抗の配線を形成する手段を提供する。【構成】 Si基板1の上に形成された絶縁領域(LOCOS酸化膜2)の表面とSi領域(ソース領域6)の表面の間に配線を形成する際、この絶縁領域の表面とSi領域の表面を含む領域にSiGe膜8を形成し、このSiGe膜を、SiとSiGeの間のエッチングレートの差を利用してSi領域の表面に損傷を与えることなく所望の配線の形状にパターニングした後、このSi領域とパターニングされたSiGe膜を含む領域に高融点金属膜(Co膜11)を形成し、熱処理を加えることによって、このSi領域、パターニングされたSiGe膜とこの高融点金属膜を反応させて金属シリサイド化して低抵抗の配線(Coシリサイド膜12)を形成する。
Claim (excerpt)：
絶縁領域の表面とSi領域の表面の間に配線を形成する際、該絶縁領域の表面とSi領域の表面を含む領域にSiGe膜を形成し、該SiGe膜を所望の配線の形状にパターニングした後、該Si領域とパターニングされたSiGe膜を含む領域に高融点金属膜を形成し、熱処理を加えることによって、該Si領域とパターニングされたSiGe膜と高融点金属膜を反応させて金属シリサイド化する工程を有することを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/28 301
, H01L 21/3205
