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J-GLOBAL ID：200903037251889615

JFETを備えたCMOSデバイスの製造プロセス

Inventor： メリル,リチャード,ビー ,  ファーレンコプフ,ダグ,アール
Applicant, Patent owner： ナショナル・セミコンダクター・コーポレイション
Agent (1)： 古谷 馨 (外2名)
Gazette classification：公表公報
Application number (International application number)：1994519263
Publication number (International publication number)：1996507177
Application date： Feb. 18, 1994
Publication date： Jul. 30, 1996
Summary：

【要約】JFETデバイスを含むベースラインCMOSにおいて具体化された差動増幅器、及び標準CMOS製造プロセスより1つだけ多いマスクを使用する、前記差動増幅器を製造するためのプロセスである。前記差動増幅器は低入力電流、低オフセット電圧、及び低オフセット・ドリフトを有する。

Claim (excerpt)：

CMOSマスクの標準ベースライン・セットを使用して、主表面を有する半導体基板に製造されるJFETトランジスタを含むCMOS混合信号デバイスを形成するための改良された方法であって、 ベースラインCMOSプロセスの標準マスクを使用して、前記CMOSデバイスに含まれる、Nウエル、Pウエル、フィールド酸化膜領域、多結晶シリコン相互接続、並びにN+及びP+ドレイン領域を形成するステップ、 非標準マスクを使用して、JFETトランジスタの一部として使用されるN-領域上にある、半導体基板の選択された表面だけを露出させるステップ、 前記選択された表面を介してイオンを注入し、前記JFETトランジスタの一部を形成するステップ、及び ベースラインCMOSプロセスの標準マスクを使用して、CMOSデバイスの製造を完了させるステップを含むことを特徴とする、前記方法。

IPC (4)：

H01L 21/8238 ,  H01L 21/337 ,  H01L 27/092 ,  H01L 29/808

FI (3)：

H01L 27/08 321 C ,  H01L 27/08 321 N ,  H01L 29/80 C