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J-GLOBAL ID：200903037280544406
半導体装置およびその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
木村 高久
Gazette classification：公開公報
Application number (International application number)：1991163166
Publication number (International publication number)：1993013707
Application date： Jul. 03, 1991
Publication date： Jan. 22, 1993
Summary：
【要約】【目的】本発明は、微細化が可能で製造の容易な半導体記憶装置を提供することを目的とする。【構成】本発明の第1では、メモリセル領域内に形成されたトレンチ内に絶縁膜を介してストレージノード電極を形成しキャパシタを形成し、この絶縁膜の一部に形成されたコンタクトを介してMOSFETのソ-ス・ドレイン領域にストレージノード電極を接続した構造のDRAMにおいて、トレンチが、MOSFETのチャネル幅方向にずらされ、かつゲート方向に突出するような形をとるようにしたことを特徴する。本発明の第2では、素子領域となる島領域を残してトレンチを形成し、このトレンチのうち、素子分離に用いるものには絶縁膜あるいは多結晶シリコンを完全に埋め込むようにする1方、キャパシタに用いるものには完全に埋まらないようにし、この凹部にキャパシタを形成するようにしている。
Claim (excerpt)：
一導電型の基板表面に形成された素子分離領域で囲まれた素子領域内に形成されたMOSFETと、前記MOSFETのチャネル幅方向にずらして形成されたトレンチ(溝)と、前記トレンチの内壁に絶縁膜を介して形成されたストレ-ジノ-ド電極と、前記ストレ-ジノ-ド電極上に順次積層されたキャパシタ絶縁膜およびプレ-ト電極とを具備してなるキャパシタとによって、メモリセルが形成され、前記トレンチの側壁の前記絶縁膜の一部に配設されたストレージノードコンタクトを介して、前記ストレージノード電極と前記MOSFETのソ-スまたはドレイン領域の一方とが接続され、かつ前記トレンチが前記MOSFETのゲート方向に突出するように形成されていることを特徴とする半導体装置。
IPC (3)：
H01L 27/108
, H01L 21/76
, H01L 27/04
Cited by examiner (6)
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