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J-GLOBAL ID：200903037456966892

液晶表示装置

Inventor： 大浦 道也 ,  森田 敬三 ,  吉岡 浩史 ,  高原 和博
Applicant, Patent owner： 富士通株式会社
Agent (1)： 伊東 忠彦
Gazette classification：公開公報
Application number (International application number)：1993180479
Publication number (International publication number)：1994265939
Application date： Jul. 21, 1993
Publication date： Sep. 22, 1994
Summary：

【要約】【目的】 本発明は液晶セルによる画素が複数個マトリクス状に配列されたアクティブマトリクス液晶表示装置に関し、表示が高品質で、また周辺回路や液晶パネルの構造が簡単な液晶表示装置を実現することを目的とする。【構成】 電荷保持容量CQ とCGS補正容量CC とにより蓄積容量が構成される。CGS補正容量はゲートバスラインGBとの容量結合による画素電位の電圧低下を補正するための容量である。上記の電荷保持容量CQ とCGS補正容量CC とは互いに独立して構成されている。CGS補正容量CC の電極の面積は非常に小さく、またCQ の電極の面積は液晶容量CLCと同じぐらいの容量が得られる面積であればよく、全体として従来の蓄積容量CS の電極より面積を小にすることができる。

Claim (excerpt)：

信号電圧を供給する複数のデータバスライン(DB)と、走査電圧を供給する複数のゲートバスライン(GB)とが交差し、各交差点の夫々において該ゲートバスライン(GB)にゲートが接続され、該データバスライン(DB)にドレイン(又はソース)が接続された薄膜トランジスタ(TR)と、該薄膜トランジスタ(TR)のソース(又はドレイン)に画素電極(1)と蓄積容量電極(CS )とが並列に接続されたアクティブマトリクス基板が液晶を介して対向基板に対向配置された液晶表示装置において、前記蓄積容量電極(CS )を、電荷保持容量電極(16)と、前記ゲートバスライン(GB)との容量結合による画素電位の電圧低下補正用の容量電極(15)とに分け、該電荷保持容量電極(16)と該補正用容量電極(15)とを夫々独立した構成としたことを特徴とする液晶表示装置。

IPC (2)：

G02F 1/136 500 ,  G09G 3/36

Patent cited by the Patent：

Cited by examiner (3)

• 特開平3-168617
  
• 特開平3-069916
  
• 液晶表示装置
  Gazette classification：公開公報   Application number：特願平3-245388   Applicant：京セラ株式会社